Scotten Jones 在公開資料中說什麼
KS 
TTSM 🐦 X SemiWiki作者頁顯示他持續公開比較TSMC、Intel與工藝節點揭露，適合做路線尺。 06-30
台積電與英特爾是 AI 加速器先進製程供給的核心變數：前者承接輝達、超威和定製晶片的大量高階邏輯需求，後者試圖用先進節點和代工業務重回前沿。Scotten Jones 會把兩家公司放在同一等效節點口徑下比較電晶體密度、良率爬坡、曝光方案和每片合格晶圓成本。因此 TSM 與 INTC 的關係不是簡單勝負，而是先進產能、客戶信任、資本支出效率、量產穩定性和製造經濟性之間的對照資料點。
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TSM 人物終端 →
IINTC 
SSMIC 📄 文章 SMIC 7nm討論提醒讀者，節點命名必須和工藝證據、密度、EUV缺口一起讀。 06-30
SMIC的7nm節點討論需放在晶圓經濟學視角下審視。按照Scotten Jones自下而上建模與等效節點法的核心架構，判斷工藝水平的唯一標尺是“每片合格晶圓成本”，而非營銷命名。在缺少EUV的情況下，SMIC的工藝路徑意味著需採用多重曝光或其它成本替代方案，這會顯著推高實際生產成本並降低產能。因此，其賬面命名“7nm”與實際的電晶體密度和經濟競爭力可能存在斷層。對於ASML而言，這一案例凸顯了EUV裝置不僅是技術節點，更是決定先進製程成本結構和商業模式的關鍵變數，其供應狀態直接制約著晶圓廠的路線選擇和長期競爭力。
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SMIC 人物終端 →
AASML IINTC 🐦 X Cadence對ISS 2021的記錄顯示，Intel落後不是單點事故，而是製程節奏長期變化。 06-30
Cadence在ISS 2021的記錄表明，Intel的製程節奏已出現長期結構性變化，而非單一節點的偶發延遲。這正中Scott Jones的分析核心——節點名稱與路線圖敘事必須接受“每片合格晶圓成本”的驗證。對半導體制造經濟而言，製程節奏直接關聯裝置折舊視窗、掩膜組攤銷週期、以及新產能的爬坡曲線。若節奏長期滯後，意味著前期鉅額資本支出（如EUV光刻機）的利用效率降低，成本攤薄程序受阻，在與TSMC、三星的競爭中，其先進製程的“經濟賬”將處於不利位置。這一事實對其在先進製程的客戶承接（如潛在代工需求）和自身晶片產品的效能-成本競爭力構成持續壓力，是評估INTC製造業務基本面時無法繞開的結構性觀察點。
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INTC 人物終端 →KQ036930.KQ 🐦 X TechInsights標籤頁把他置於逆向工程和市場情報網路中，說明公開文章只是表層。 06-30
TechInsights 的逆向工程拆解能提供第一手工藝資料，是 Scotten Jones "自下而上成本建模"的關鍵資訊源。對三星而言，這可驗證其代工節點的真實電晶體密度與工藝結構，而非僅依賴廠商命名。Jones 的分析架構將三星 3nm GAA 等工藝與台積電、英特爾在"等效節點"口徑下對標，進而拆解裝置折舊、掩膜成本與良率差異對單片合格晶圓成本的影響。這些由逆向工程揭示的工藝細節與成本結構，是判斷三星代工業務能否在先進製程競爭中實現經濟可行性的底層依據。
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036930.KQ 人物終端 → TTSM 📄 文章 TSMC 300mm資本支出文章強調真實產能壁壘來自長期累計投入和工廠學習曲線。 06-30
台積電300毫米晶圓廠的鉅額資本支出，是其構築AI算力基礎設施護城河的核心。從自下而上成本建模視角看，關鍵在於“真實產能壁壘”的量化。新建晶圓廠需數百億美元投入，裝置折舊、良率爬坡及產能利用率最佳化共同決定了新進入者追趕的成本曲線。在AI晶片需求井噴的當下，成熟、穩定且成本可控的先進製程產能，是輝達、超威半導體等AI晶片設計公司無法繞過的瓶頸。成本模型會剝離營銷節點名，直接比較不同節點在相同產能假設下的每片合格晶圓成本。台積電的累計投入和運營經驗，使其在相同成本下能提供更高的電晶體密度或更快的產能爬坡，這種經濟性優勢是支撐其AI產業鏈樞紐地位的關鍵事實。
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TSM 人物終端 → AASML 📑 研究報告 High-NA EUV準備度要看生態同步，不是ASML單機交付就能自動轉成良率。 06-30
High-NA EUV光刻機是ASML為2nm及以下節點準備的關鍵裝置，其經濟性不僅取決於單機交付，更依賴於整個生態的同步成熟。根據Scotten Jones的成本分析架構，評估High-NA的真正標準是“每片合格晶圓成本”與低NA雙重曝光方案的對比。這需要綜合計算裝置價格、吞吐量、劑量、掩膜數量、良率和週期等變數。ASML交付裝置只是第一步，但下游客戶的掩膜能力、設計規則適配、學習曲線積累以及供應鏈（如光刻膠、掩膜版）的協同，共同決定了其能否在實際量產中實現預期的成本優勢。對於ASML而言，生態同步的延遲可能意味著High-NA的經濟性拐點將推遲，影響其替代低NA方案的程序。
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ASML 人物終端 → 
SSNPS 🐦 X 作者標籤頁說明他與Synopsys產品討論聚焦成本模型落地，製造經濟學能進入EDA。 06-30
EDA 位於 AI 晶片產業鏈上游，決定設計能否在目標工藝上收斂到可製造、可驗證、可量產的版圖。新思科技的角色不只是賣工具，還把工藝約束、良率假設、功耗模型和成本估算前移到設計階段。Scotten Jones 會關注這種連線：掩膜組、驗證和流片成本高企時，設計規則選擇、IP 複用、版圖密度和早期成本模型會直接影響每顆 AI 晶片能否攤得過賬，SNPS 因而是製造經濟學進入設計端、連線代工廠與晶片公司的觀察點。
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SNPS 人物終端 → TTSM 📄 文章 TSMC 2nm揭露文章要求把奈米片、SRAM縮放和互連一起校準，避免節點名幻覺。 06-30
Scotten Jones的提醒指向台積電2nm節點揭露的核心陷阱：僅關注奈米片結構會陷入“節點名幻覺”。按其自下而上建模架構，必須將奈米片電晶體、SRAM單元縮放與互連層進步三者拆解為具體工藝步驟，分別量化對每片合格晶圓成本的影響。奈米片可能提升電晶體密度和效能，但若SRAM縮放未達預期，或互連層電阻電容導致功耗上升，整體成本效益將大打折扣。台積電作為AI晶片代工龍頭，其2nm的經濟性將直接影響下游AI算力成本。Jones的方法論要求將此與英特爾、三星的等效節點（基於電晶體密度而非命名）進行橫向成本比較，而非追隨營銷敘事。
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TSM 人物終端 → TTSM 📄 文章 Foundry比較中他反覆回到資本密度，說明先進製程護城河是多年現金流量沉澱。 06-30
在先進製程代工領域，台積電（TSM）反覆被提及的資本密度，是指其多年累積的鉅額資本支出所形成的物理產能與工藝資產。對於Scotten Jones的自下而上成本建模而言，資本密度是計算“每片合格晶圓成本”的核心輸入之一：更高的資本投入分攤到龐大的產能上，直接影響裝置折舊這一關鍵成本項的單位成本。這構成了其成本護城河的物理基礎，使得後來者即使擁有同等裝置，也難以在單位成本上匹敵。結合其“賬面密度≠商業領先”的架構，高資本密度支撐的規模與良率，是其將技術節點（如N3/N2）轉化為穩定、低成本商業交付能力的關鍵，而非單純的技術路線圖故事。
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TSM 人物終端 → AASML 📑 研究報告 High-NA路線若缺材料、掩膜和計量配套，只會延遲真實經濟性釋放。 06-30
從成本建模視角看，針對ASML的警告實質是對High-NA光刻技術商業化節奏的冷思考。先進技術的經濟性並非由裝置效能單一維度決定，而是由材料、掩膜、計量等整個配套生態的成熟度共同鎖定。在晶圓廠經濟學中，裝置折舊、掩膜攤銷與良率是成本大頭，若關鍵配套環節滯後，即便High-NA能提升電晶體密度，每片合格晶圓成本也難以快速下降，從而延遲其商業競爭力釋放。對ASML而言，這是其技術領先效能否轉化為客戶大規模採納的關鍵瓶頸；對TSMC、Intel等頭部製造商，則意味著節點推進節奏與資本支出規劃需緊密追蹤配套供應鏈進展，而非僅僅關注光刻機本身的交付。
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ASML 人物終端 → TTSM 📄 文章 TSMC 2nm評價必須落在PPAC綜合賬，而不是把營銷節點等同於客戶價值。 06-30
評估TSMC 2nm節點，核心在於PPAC（效能、功耗、面積、成本）綜合經濟賬，而非營銷節點名頭。其先進製程是AI算力晶片的關鍵製造基礎，成本結構直接影響下游晶片定價與競爭力。分析視角需拆解光刻步驟、掩膜數量、良率曲線及產能利用率，核算每片合格晶圓成本。相較Intel或Samsung，TSMC的“2nm”在賬面密度上或有優勢，但商業領先必須通過PPAC驗證其在AI供應鏈中的真實價值與定價權。
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TSM 人物終端 → 
AAAPL 📄 文章 他認為 Apple M5 Pro 封裝已體現 TSMC SoIC-X F2F 混合鍵合、CPU/GPU chiplet 與中介層佈線等關鍵資訊。 06-30
這條資料已歸入 AAPL 的追蹤線。點下面的標的進它的頁面，可以看到這家公司在產業鏈上的位置、證據鏈和相關人物觀點。
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