8Hi 堆叠（8-High Stack）

3 秒看懂

8Hi 堆叠 = 将 8 层硅裸片（die）通过硅通孔（TSV）与微凸块（micro-bump）垂直对齐堆叠、电气互连，形成单一高密度封装体的先进封装工艺。当前其最核心的商业化载体是 HBM（高带宽内存）：8 层 DRAM 裸片 + 1 颗底层逻辑/缓冲裸片构成 8Hi HBM 堆叠，已成为 NVIDIA H100/H200、AMD MI300 系列等 AI 加速器的标准内存形态。

一句话：8Hi = 当前 HBM 产业的”黄金堆叠层数”，AI 算力军备竞赛的核心封装瓶颈之一。

3 分钟产业解释

为什么是”8 层”？

3D 堆叠层数的选择本质上是一组工程约束的均衡解：

简言之：8Hi 是当前技术节点下，容量、带宽、良率、热管理、成本五维约束的帕累托最优解。

产业位置

上游材料/设备                中游封装制造                 下游应用
┌──────────────┐      ┌──────────────────┐      ┌──────────────────┐
│ TSV 刻蚀设备   │      │                  │      │ AI 训练/推理芯片   │
│ 微凸块材料     │──→   │  SK Hynix        │──→   │  NVIDIA H100/H200 │
│ 底部填充胶     │      │  Samsung          │      │  AMD MI300X       │
│ 晶圆减薄设备   │      │  Micron           │      │  Google TPU v5    │
│ 测试探针/设备  │      │                  │      │  定制 ASIC         │
└──────────────┘      └──────────────────┘      └──────────────────┘
                              ↑
                       与 CoWoS 等 2.5D 封装协同

全球仅 SK Hynix、Samsung、Micron 三家具备 HBM 8Hi 量产能力（截至 2024 年公开信息），其中 SK Hynix 在 HBM3/HBM3E 世代占据多数份额 [供应链估算]。

15 分钟专家深入

核心工程挑战详解

1. 晶圆减薄（Wafer Thinning）

8Hi 堆叠要求每层 DRAM 裸片被减薄至 数十微米量级 [行业共识：典型值约 30–50 μm]，以控制总封装高度。减薄后晶圆极其脆弱，翘曲（warpage）控制是关键工艺难点。过薄会导致：

• 裸片碎裂风险上升
• TSV 露出精度要求更高
• 后续键合对准难度加大

2. TSV 制造与对准

TSV（Through-Silicon Via）是在硅裸片中刻蚀通孔、填充导电材料（通常为铜）形成的垂直电气通道。8Hi 堆叠中，信号需要穿透 8 层裸片，对 TSV 的要求：

• 深宽比（Aspect Ratio）：典型 TSV 直径在个位数至低两位数微米范围，深度等于裸片厚度，深宽比通常 >10:1 [行业共识]
• 对准精度（Alignment）：层间 TSV 对准偏差需控制在亚微米级，8 层累积误差对工艺窗口构成极大压力
• 电阻/电容特性：TSV 本身引入寄生 RC 参数，影响信号完整性

3. 微凸块键合（Micro-bump Bonding）

层间连接除 TSV 外，还需通过微凸块（micro-bump）实现相邻 die 间的电气连接和机械固定：

┌─────────────────────────────┐
│      DRAM Die 8 (顶层)        │
│  ┌──┐  ┌──┐  ┌──┐  ┌──┐    │
│  │TS│  │TS│  │TS│  │TS│    │  ← TSV 贯穿
│  │V │  │V │  │V │  │V │    │
│  └┬─┘  └┬─┘  └┬─┘  └┬─┘    │
│   μbump ↓  ↓    ↓    ↓     │  ← 微凸块连接
│  ┌──┐  ┌──┐  ┌──┐  ┌──┐    │
│      DRAM Die 7              │
│         ... ×8 层 ...        │
│  ┌──┐  ┌──┐  ┌──┐  ┌──┐    │
│      Base/Logic Die          │  ← 底层逻辑/缓冲裸片
│         ↓ 信号引出            │
│      μbump → BGA/基板        │
└─────────────────────────────┘

微凸块间距(pitch): 业界持续微缩,
当前量产水平处于 [行业估算: ~40 μm 级别]
并继续向更小 pitch 推进

每层 die 有数百至数千个微凸块，8 层堆叠意味着需完成 8 次键合对准，每次键合失败都可能导致整堆报废，这是良率管理的核心。

4. 底部填充（Underfill）

键合完成后，die 间隙需注入底部填充胶（underfill），作用包括：

• 机械加固，防止热循环中焊点疲劳断裂
• 应力缓冲
• 防止湿气侵入

8Hi 的 die 间隙极小（层间距在几十微米量级），underfill 的毛细流动（capillary underfill）或模塑底部填充（MUF）工艺控制至关重要。

5. 热管理——8Hi 的头号挑战

8 层堆叠的热管理是制约更高层数堆叠的核心障碍：

• 热路径长度：顶层 die 产生的热量需穿透 7 层 die + 层间界面才能到达散热器，热阻累积显著
• 中间层热点（Inner-die Hotspot）：位于堆叠中部的 die（如 Die 4、Die 5）散热条件最差
• TSV 导热：铜填充 TSV 本身是良好的热传导通道，但数量和分布影响整体热分布均匀性
• 典型解决方案：
  • 基板侧集成热扩散层
  • 利用 HBM 周围空间（如 CoWoS 中间基板上 HBM 旁的硅桥区域）进行散热路径优化
  • 动态频率/功率调节（部分 die 降频以控制峰值温度）

关键认知：8Hi HBM 的热设计功耗（TDP）并非所有 die 同时满载运行。实际工作负载下，不同 die 的激活模式不均匀，这为热管理提供了喘息空间。

6. 信号完整性与电源完整性

• 信号完整性：TSV 引入的寄生电容和电阻随堆叠层数增加而累积。在 HBM3/HBM3E 的高速数据率下（per-pin 速率数 Gbps），时序裕量管理愈发严格
• 电源完整性（PDN）：8 层 die 共享电源分配网络，瞬态电流需求大，去耦电容的放置和电源/地 TSV 的布局直接影响供电稳定性
• 通道架构演变：HBM 从 HBM2 的 8 通道 × 128-bit，到 HBM3 的 16 通道 × 64-bit（JEDEC 规范定义），通道细分有助于改善信号完整性 [JEDEC 标准]

技术原理

8Hi HBM 堆叠的完整架构

                    ┌─────────────────────────────┐
                    │       Heat Spreader          │  ← 散热盖(部分方案)
                    └──────────────┬──────────────┘
                                   │
   ┌───────────────────────────────┼───────────────────────────────┐
   │                               │                               │
   │  ┌─────────────────────────┐  │  ┌─────────────────────────┐  │
   │  │     DRAM Die #8 (Top)   │  │  │  Logic Die (Top Die)    │  │
   │  │  ┌──┐ ┌──┐ ┌──┐ ┌──┐  │  │  │  e.g., GPU/SOC Compute  │  │
   │  │  │TS│ │TS│ │TS│ │TS│  │  │  │                          │  │
   │  │  └─┬┘ └─┬┘ └─┬┘ └─┬┘  │  │  │                          │  │
   │  ├────┼────┼────┼────┼───┤  │  └──────────┬───────────────┘  │
   │  │  μbump (层间键合)       │  │             │                  │
   │  ├────────────────────────┤  │             │  CoWoS 硅中介层   │
   │  │     DRAM Die #7        │  │             │  (Silicon         │
   │  │  ┌──┐ ┌──┐ ┌──┐ ┌──┐  │  │             │   Interposer)    │
   │  │  │TS│ │TS│ │TS│ │TS│  │  │             │                  │
   │  │  └─┬┘ └─┬┘ └─┬┘ └─┬┘  │  │             │                  │
   │  ├────┼────┼────┼────┼───┤  │             │                  │
   │  │     ... (Dies #6-#3)   │  │             │                  │
   │  ├────────────────────────┤  │             │                  │
   │  │     DRAM Die #2        │  │             │                  │
   │  ├────────────────────────┤  │             │                  │
   │  │     DRAM Die #1 (Bot)  │  │             │                  │
   │  └──────────┬─────────────┘  │             │                  │
   │             │                │             │                  │
   │  ┌──────────┴─────────────┐  │             │                  │
   │  │   Base Die (Buffer/    │  │             │                  │
   │  │   Logic Die)           │←─┼─────────────┼──────────────────┘
   │  │   - PHY 接口电路        │  │  HBM 堆叠   │   Compute Die
   │  │   - DRAM 控制逻辑       │  │  通过 μbump │   通过 μbump
   │  │   - ECC/数据缓冲        │  │  连接基板    │   连接基板
   │  └──────────┬─────────────┘  │             │
   │             │ μbump           │             │
   └─────────────┼────────────────┼─────────────┼──────────────────┘
                 │                │             │
         ┌───────┴────────────────┴─────────────┴───────┐
         │            Organic Substrate / BGA            │
         │      (有机基板 / BGA 焊球连接至 PCB)            │
         └─────────────────────────────────────────────┘

   注: 此为 HBM + Compute Die 的 2.5D 集成示意(CoWoS 方案)
   HBM 8Hi = 8层 DRAM + 1层 Base Die = 9层硅
   "8Hi"中的"8"仅指 DRAM 核心层数

关键物理机制

1. TSV 导电原理

TSV 通过在硅晶圆中刻蚀深孔 → 绝缘层沉积（SiO₂/SiN） → 阻挡层/种子层沉积（Ta/TaN/Cu seed） → 电镀铜填充 → CMP 平坦化的标准工艺流程实现。铜 TSV 的电阻率远低于多晶硅 TSV，是当前 HBM 的主流方案 [行业共识]。

2. 层间信号流

HBM 的数据通路为：外部 PHY ↔ Base Die 接口电路 ↔ Base Die TSV ↔ Die 1 TSV/微凸块 → Die 2 → … → Die 8。地址/命令总线通常采用多播（broadcast）方式同时到达所有 die，数据总线则按 bank/channel 组织在不同 die 上。

3. 热传导路径

散热器 / TIM
    ↓
顶层 Die #8 (热阻 R₁)
    ↓ μbump + underfill (热阻 R₂)
Die #7 (热阻 R₃)
    ↓ μbump + underfill (热阻 R₄)
    ...
    ↓
Die #1 (热阻 R₇)
    ↓ μbump + underfill (热阻 R₈)
Base Die (热阻 R₉)
    ↓ μbump
Substrate → PCB → 系统散热

总热阻 R_total = ΣRᵢ (串联)
→ 中间 die 的等效热阻 = 两端散热路径的并联
→ 但下方路径受 PCB 散热限制，上方路径受层数限制
→ 中间 die 温度最高 (Hot Spot)

技术演进史

技术路线对比

不同堆叠层数配置对比

8Hi vs 其他 3D 堆叠技术对比

上下游

上游

下游

关键指标

供需与市场数据

需求侧

• AI 训练芯片是 8Hi HBM 的最大需求驱动力。NVIDIA H100 SXM（80GB版） 每颗使用 5 颗 8Hi HBM3，H200 每颗使用 6 颗 8Hi HBM3E [NVIDIA 公开发布]。全球头部云计算厂商的大规模采购直接推动 HBM 需求暴增。
• 2024 年 HBM 市场规模预计同比增长 2 倍以上 [行业报告估算：TrendForce/Counterpoint 等机构估算 2024 HBM 市场约 160-200 亿美元级别]。具体数字请参考各机构最新报告。
• 2025 年 HBM4 预计开始导入，8Hi 仍为过渡期主力，12Hi 占比逐步提升 [厂商路线图公开信息]。

供给侧

• SK Hynix：HBM 市场份额最高（2024 年估算 >50%），HBM3E 8Hi 主力供应商 [供应链估算]。
• Samsung：HBM3E 8Hi 追赶中，正积极开发 12Hi。
• Micron：HBM3E 8Hi 已量产，切入 NVIDIA 供应链。
• 产能瓶颈：HBM 8Hi 产能受限于 TSV 工艺产能、KGD 测试产能及 CoWoS 封装产能（后者为 2.5D 集成的最终瓶颈）[行业共识]。

定价参考

8Hi HBM 堆叠的单颗售价取决于代际和容量。HBM3E 8Hi 的单颗 ASP（平均售价）处于 数十美元至低百美元级别 [供应链估算，不同容量/速率配置差异大]。由于供应紧张，实际成交价可能高于标准定价。

⚠️ 精确供需数字因季波动大，请参考 TrendForce、Yole、Counterpoint Research 等机构的季度更新报告获取最新数据。

代表公司与资本映射

投资逻辑

核心逻辑

1. AI 算力需求 → HBM 需求 → 8Hi 堆叠产能是核心瓶颈

   • 每颗 AI 训练芯片的 HBM 用量持续增长（从 H100 的 5 颗到 H200 的 6 颗再到未来更多）
   • HBM 8Hi 产能受限于 TSV 产能 + KGD 测试 + CoWoS 封装三层瓶颈

2. ASP 持续上行

   • HBM 代际升级带来 per-pin 速率和容量提升，ASP 逐代上行
   • 供需紧张支撑溢价

3. 竞争格局高度集中

   • 三家寡头（SK Hynix、Samsung、Micron），护城河深（TSV 工艺 know-how + KGD 测试能力 + 客户认证周期长）

4. 技术路线演进带来增量

   • 8Hi → 12Hi → 16Hi：更多 die = 更多 TSV 工艺步骤 = 更多设备/材料消耗 = 产业链增量
   • HBM4 逻辑层升级：可能引入先进逻辑制程，逻辑层设计附加值上升

风险提示

• 技术替代风险：混合键合（Hybrid Bonding）等更先进互连技术可能中长期替代微凸块方案
• 需求周期风险：AI 投资若出现放缓，HBM 需求可能快速回落
• 地缘政治风险：半导体供应链的地缘政策变化影响产能布局和贸易流向
• 良率风险：更高堆叠层数（12Hi/16Hi）的良率若不及预期，影响供应和成本

常见误读纠偏

误读 1：“8Hi 就是 8 层芯片叠在一起，很简单”

纠偏：8Hi 堆叠涉及的工艺复杂度远超”叠”这个字所暗示的简单性。它需要：

• 每颗 die 在堆叠前通过 KGD 测试（一颗 die 不良即整堆报废）
• 8 次独立的对准和键合步骤，每步的累积误差需要亚微米级控制
• 每层 die 需预先完成 TSV 制造和微凸块工艺
• 堆叠后还需进行底部填充、减薄、测试等数十道工序

这是一条 良率乘法效应 极其严苛的工艺链。假设单次键合良率为 99%，8 次键合的整堆良率仅为 0.99⁸ ≈ 92%——实际生产中，每一步良率更低（考虑 KGD 漏测、TSV 缺陷等），最终整堆良率管理是核心挑战。

误读 2：“8Hi HBM 的带宽主要取决于堆叠层数”

纠偏：HBM 的带宽 = 接口位宽 × per-pin 数据率。8Hi 堆叠提供的是 容量（8 层 die 的存储单元之和），而非带宽的直接倍增。HBM 的带宽由 JEDEC 标准定义的接口规格决定：

• HBM2/HBM2E：1024-bit 接口宽度
• HBM3/HBM3E：接口宽度保持 1024-bit（通道架构有调整，如 16 通道 × 64-bit）[JEDEC 标准]

堆叠层数增加主要提升的是单堆叠容量。想要提升带宽，需要增加接口位宽（更多 TSV 通道）或提高 per-pin 数据率（更快的 PHY），而非简单地多叠几层。

误读 3：“12Hi/16Hi 会很快取代 8Hi”

纠偏：12Hi/16Hi 面临的工程挑战是阶梯式上升的，而非线性：

• 良率挑战：多 4 层 = 额外 4 次键合 × KGD 测试，良率乘法下降
• 热管理：内层 die 温度显著升高，可能需要降频运行或特殊散热方案
• 封装厚度：可能超出 JEDEC 标准限高或需要异形封装方案
• 成本：良率下降 + 额外工艺步骤 = 成本陡增

8Hi 在 2024–2025 年仍将是 HBM 出货量的绝对主力。12Hi 的渗透将是渐进的，且初期可能仅用于对容量有极致要求的旗舰产品。[厂商路线图：SK Hynix、Samsung 已公布 12Hi 计划，但大规模量产时间线尚未明确]

学习路径

入门级（建立直觉）

1. 理解”堆叠”概念：类比书架上码放书籍——8 本书叠放，通过贯穿所有书的”管道”（TSV）传递信号
2. 了解 HBM 基本概念：JEDEC 官网 HBM 标准概览（JESD235 系列）
3. 观看视频：搜索 “HBM explained” 或 “TSV process” 可视化动画

进阶级（理解工艺）

4. 精读 TSV 工艺流程：了解 Bosch 工艺刻蚀、铜电镀填充、CMP 平坦化
5. 学习微凸块技术：铜柱凸块（Cu pillar bump）vs 传统焊球的区别
6. 阅读厂商技术白皮书：SK Hynix、Samsung 的 HBM 技术介绍文档

专家级（设计与优化）

7. 热仿真：学习 3D 堆叠的有限元热分析方法，理解多层 die 的温度分布
8. 信号完整性：TSV 的 RLC 等效模型、通道仿真（channel simulation）
9. 良率建模：堆叠良率的统计模型，理解 KGD 测试覆盖率对整堆良率的影响
10. 前沿跟踪：IEDM、ECTC、VLSI Symposium 等会议论文——3D 集成技术的最新学术进展

一句话总结

8Hi 堆叠是当前 HBM 高带宽内存的核心封装架构，通过 8 层 DRAM 裸片的 TSV 垂直互连实现大容量、高带宽的存储堆叠；它是 AI 算力基础设施的”封装底座”，其产能和良率直接制约着全球 AI 芯片的出货节奏。

延伸阅读与来源