互补场效应晶体管

1. 3 秒看懂

CFET 是将 NMOS 和 PMOS 两种晶体管像盖楼一样垂直叠在一起的终极“3D 乐高”，其核心目标是在有限芯片面积内塞进更多计算单元，是2030年后延续晶体管密度翻倍、推动万亿参数 AI 模型算力增长的关键底层技术。

2. 3 分钟产业解释

它是什么？

CFET（Complementary Field-Effect Transistor，互补场效应晶体管）被公认为 FinFET（鳍式场效应晶体管）与 GAA（Gate-All-Around，全环绕栅极）晶体管之后的下一代核心器件架构。其革命性思想在于，将导电类型相反的 NMOS 和 PMOS 晶体管在垂直方向上堆叠整合，彻底颠覆了数十年来在平面上并排布局的传统设计。这相当于芯片内部的逻辑单元从“平房”升级为“复式公寓”，不仅大幅节约了宝贵的芯片面积，还通过缩短互连导线长度，直接降低了信号传输的延迟与功耗。

为什么 2026-2030 年重要？

根据野村证券（Nomura）2025年发布的半导体行业深度报告，2026-2030年被定义为全球半导体产业的“文艺复兴”周期，其核心驱动力源于 AI 需求的指数级爆发与先进制造工艺的共同进化。CFET 正是这一轮周期的核心工艺创新锚点，其战略重要性体现在三个维度：

1. 延续摩尔定律的生命线：在 GAA 架构（如台积电 N2、三星 SF2）于 2025-2026 年量产后，传统尺寸微缩将遭遇物理瓶颈。CFET 是确保 2028 年后（对应台积电 A14/A10 及更先进节点）晶体管密度能继续实现翻倍的必备技术路径。
2. AI 芯片的物理密度基石：面对万亿参数大语言模型的训练与边缘端 AI 推理的巨大算力缺口，CFET 提供了在既定芯片面积（Die Size）上限内，集成更多逻辑晶体管、更大容量 SRAM 缓存及专用计算单元的唯一物理实现方案。
3. 全球资本开支的新引擎：2026-2030 年将是 CFET 完成从实验室原型到中试线验证、再到早期量产爬坡的全过程。这一阶段将引发新一轮围绕原子级工艺设备、高纯度材料的全球半导体资本开支（CapEx）浪潮，其规模堪比 2020-2025 年的 EUV 及 GAA 投资周期。

市场增长预期

野村报告并未对 CFET 单一技术给出精确的 CAGR 预测，但将其归入先进逻辑半导体制造设备与材料这一关键大类。报告预测，受 3D 晶体管架构迭代的强需求驱动，该大类市场在 2025-2030 年间将维持15% 以上的复合年增长率。此外，据 SEMI（国际半导体产业协会）2026年第一季度的《全球半导体设备市场统计》报告，受 AI 和高性能计算（HPC）应用拉动，全球半导体设备总销售额预计在 2026 年将达到 1280 亿美元，2027 年有望增至 1380 亿美元，CFET 相关的研发和试产订单是远期增长的重要潜在因素。

3. 技术原理

CFET 的工程实现并非简单地将两片晶圆粘合，而是依托**“顺序集成”与“自对准工艺”**的原子级制造技术体系。

1. 基础结构：在一个单一的工艺流程中，首先在衬底上通过高精度外延生长技术构建底层晶体管（如 PMOS），完成源极、漏极和栅极定义。之后，通过层转移或直接外延的方式，在此之上再生长另一层晶体管沟道材料（如 NMOS），并制作上层晶体管。理想情况下，两层晶体管共享同一物理栅极堆叠（Shared Gate）和接触孔（Shared Contact），以最小化垂直互连的复杂度。
2. 核心性能优势（相对于并排布局的 GAA）：
   • 逻辑面积大幅缩减：标准逻辑单元（如反相器、NAND/NOR 门）的物理面积预计可比当前最先进的 GAA 结构再缩小 30% 至 50%。这意味着在相同光罩面积下，晶体管密度近乎翻倍。
   • 电气性能提升：PMOS 和 NMOS 之间的物理距离被缩短至纳米级别，极大地降低了“中段互连”（Middle-of-Line, MoL）的 RC 延迟，从而使逻辑门的开关速度（频率）得到显著提升。
   • 系统功耗降低：更短的信号路径和更紧密的器件耦合有效减少了寄生电容，动态功耗得以大幅降低。这在数据中心和移动设备等对能效敏感的领域至关重要。
3. 工程实现的主要挑战：
   • 极限工艺复杂度：对薄膜厚度、掺杂浓度、各层之间的套刻精度的要求达到亚原子级别，这已逼近现有制造技术的物理极限。
   • 严苛的热预算控制：制造上层晶体管时所需的高温工艺（如源漏掺杂激活退火）极易对已成型的高精度下层晶体管造成不可逆的损伤，这是一项核心的材料与工艺集成挑战。
   • 新材料体系的引入：为在极限尺寸下保持高性能，可能需要大规模引入更高迁移率的沟道材料（如锗硅、锗甚至 III-V 族化合物）和超低电阻率的新型金属接触材料，这会牵动整条材料供应链的变革。
   • 设计与制造协同：从二维版图设计跃迁到三维堆叠的器件布局，要求 EDA 工具、寄生参数提取模型、DFM（可制造性设计）规则发生根本性重构。

4. 关键参数

目前，CFET 技术尚处于研发及早期中试阶段，尚无统一的行业标准。以下参数基于行业内主要玩家的公开论文、国际电子器件会议（IEDM，IEEE International Electron Devices Meeting）报告及野村证券分析进行的整合推演，并非已量产的规格参数。

数据来源：综合自台积电、英特尔、三星在 2023-2025 年 IEDM 和 VLSI 研讨会上公开的技术论文，以及野村证券 2025 年报告中的产业推演。具体数值因公司和具体技术节点而异。

5. 技术路线

CFET 的实现并非只有单一方案，主要玩家正在探索多条技术路线并行推进，以期找到性能和成本的“甜点区”。

1. 顺序堆叠 (Sequential Stacking)

   • 路线描述：此路线最符合“建复式楼”的比喻。先在衬底上完整制作底层晶体管，再通过低温键合或外延工艺，在其上方构建另一层晶体管。
   • 优势：每层晶体管的工艺可以独立优化，灵活性高，便于引入不同的沟道材料（如底层为 PMOS 锗，上层为 NMOS III-V 族）。
   • 劣势：热预算问题是致命挑战。上层工艺的热影响会严重劣化底层的器件性能，迫使研发全新的超低温工艺和设备。
   • 主要推动者：英特尔、CEA-Leti（法国原子能和替代能源委员会电子与信息技术实验室）。

2. 单片堆叠 (Monolithic Stacking)

   • 路线描述：在同一工艺步骤中，通过一次外延生长多层沟道材料（例如Si/SiGe超晶格），然后通过高选择性刻蚀和差异化氧化等工艺，一次性定义出上下两层晶体管。
   • 优势：从设计上避免了部分高温工艺问题，理论上器件匹配性更好，寄生效应更小。
   • 劣势：工艺复杂度空前，对材料生长控制、高深宽比的各向异性刻蚀要求极高。栅极的同步调制作极其困难。
   • 主要推动者：imec（比利时微电子研究中心）在此路线上进行了开创性概念验证，展示了该路径的密度极限优势。

3. 自对准与混合方案 (Self-aligned & Hybrid)

   • 路线描述：结合上述两种方案的优点。例如，两层晶体管共享一个物理栅极，并采用自对准工艺来构建源极/漏极接触孔，以规避多次光刻带来的套刻精度误差。
   • 主要推动者：台积电的研发路线图显示，其倾向一种高度集成的架构，强调工艺的稳健性和大规模量产的可控性。三星则利用其在 GAA（多桥通道 FET，MBCFET）上的经验，探索垂直堆叠纳米片的技术。

6. 上游

CFET 的量产将重塑半导体上游设备和材料子行业的需求图谱，并对其性能提出极限要求。

• 关键设备系统：

  • 光刻系统：ASML 的 High-NA EUV 光刻机（如 EXE 系列）将从“可选项”变为“必选项”。与此同时，满足套刻精度低于 0.5nm 要求的多重图案化、定向自组装（DSA）等补充技术也将大规模应用。
  • 外延与沉积：具备原子层级别控制能力的单晶硅/锗硅/化合物半导体的外延设备将成为核心。原子层沉积（ALD） 设备在形成超薄、共形的高K/金属栅叠层时会面临更大需求。
  • 刻蚀：高深宽比、超高选择性的各向异性等离子体刻蚀设备是关键。它需要在不损伤邻近层的情况下，精准地雕琢出垂直堆叠的三维立体结构。
  • 量测与检测：科磊等公司的业务会迎来结构性增长。传统的二维光学检测将面临瓶颈，基于电子束、X射线、光声的多维度、无损 3D 在线量测技术会成为产线标配。

• 核心材料与化学品：

  • 特种衬底：传统的体硅衬底可能被SOI（绝缘体上硅）衬底或更昂贵的超薄绝缘体上硅（UT-SOI）所取代，以提供更好的垂直隔离和短沟道控制。
  • 前驱体与特气：默克、液化空气集团等公司的金属有机前驱体、高纯度卤化物前驱体以及三氟化氮等刻蚀气体需求激增。对纯度的要求将从 ppb 级别提升至亚 ppb 级别。
  • 光刻材料体系：新的金属氧化物光刻胶（MOR）和配套的显影液、冲洗液，以保证 High-NA EUV 光刻的对比度和线边缘粗糙度（LER，Line Edge Roughness）。
  • CMP（化学机械抛光）材料：为了在垂直堆叠后实现全局平坦化，对研磨液和抛光垫的选择比和均匀性要求将达到前所未有的水平。

数据口径：上述细分市场的规模与增长预测，已被包含在 SEMI 和野村报告对整个先进逻辑晶圆制造设备（WFE，Wafer Fab Equipment）15%+ CAGR 的估算中。公开数据未见到针对单一 CFET 设备或材料的精确细分市场模型。

7. 下游

CFET 技术是底层的器件架构革新，其最先落地的应用场景必然是那些对晶体管密度、能效和算力诉求最为极致的领域。

• 高性能计算 (HPC)：
  • 云端 AI 训练芯片：未来万亿参数乃至更大规模的 AI 模型，需要将数百亿晶体管集成于单芯片内，CFET 是突破光罩面积限制、实现这一目标的必然选择。
  • 大型 CPU 与 AI 推理集群：数据中心对低功耗、高密度计算的追求永不停止。CFET 带来的核心数量提升和能耗比优化与此高度契合。
• 旗舰移动设备：
  • 移动 SoC (AP)：智能手机内部空间极其受限，CFET 能将更强大的 CPU/GPU/NPU 和更大容量 SRAM 缓存集成到一块极小的芯片上，支撑更高帧率的游戏、更先进的端侧 AI 助手和更复杂的影像处理。
• 先进封装协同：
  • CFET 逻辑计算芯片对其互连吞吐量的要求极高，将直接驱动3D 混合键合等先进封装技术的发展，实现计算芯片与存储芯片（如 HBM，高带宽内存）的无缝集成，构成下一代超级计算单元。

下游需求预测口径：根据 IDC 2026 年全球半导体市场展望，2027 年全球 AI 芯片（含云端与边缘）市场规模预计突破 2,500 亿美元。智能手机 SoC 市场在经历周期调整后预计在 2026 年起重拾增长，成为拉动前沿工艺节点的最强力量之一。CFET 将首先切割这些高价值市场。

8. 受益公司

此处仅基于公开的产业信息，客观梳理技术演进对产业链各环节的潜在影响，不构成任何形式的投融资建议。公司排序和提及不代表技术优劣或投资吸引力。

晶圆代工/集成器件制造商 (IDM) - 核心驱动者与先期受益者

• 台积电 (TSMC)：公开资料显示，其在 CFET 研发上处于绝对领跑梯队，路线图清晰，是技术商业化的最大潜在推动者。
• 英特尔 (Intel)：在 IEDM 等顶级学术会议上持续发布前瞻性 CFET 研究成果，意图在先进工艺上实现赶超和代工业务的突破。
• 三星电子 (Samsung Electronics)：凭借其在 MBCFET（三星对 GAA 的命名）上的经验，积极向堆叠式晶体管架构演进，并与母集团的存储芯片业务形成协同效应。

半导体设备巨头 - 资本开支变现的直接通道

• ASML：其 High-NA EUV 光刻机将是量产 CFET 的必要工具，是最大且最确定的受益方之一。
• 应用材料 (Applied Materials)：作为材料工程解决方案的平台级公司，在刻蚀、薄膜沉积、外延等多个 CFET 关键工艺模块均居主导地位。
• 泛林集团 (Lam Research)：在高度各向异性的深孔刻蚀方面有深厚技术积累，将获益良多。
• 东京电子 (Tokyo Electron)：涂胶显影与刻蚀设备的领导者，是 ASML 光刻流程中不可或缺的一环。
• 科磊 (KLA)：3D 架构下的过程控制、缺陷检测和量测需求呈指数级增长，是其业绩增长的确定性驱动力。

关键材料与 EDA/IP 供应商 - 隐性冠军与使能者

• 信越化学 (Shin-Etsu Chemical)、SUMCO：全球最大的硅片及 SOI 衬底供应商，衬底升级的受益者。
• 默克 (Merck KGaA)、Entegris：先进工艺所需的超高纯化学品、前驱体和材料传输系统的领导者。
• 新思科技 (Synopsys)、铿腾电子 (Cadence)：唯有它们提供的下一代 3D 仿真、设计、签核工具成熟，客户才能开始 CFET 芯片的设计，是整个生态的“使能者”。

先进封装服务商 - 价值链条的后端延伸

• 日月光投控/矽品 (ASE/SPIL)、安靠科技 (Amkor Technology)：CFET 芯片的高 I/O 密度和带宽需求将推动先进封装（尤其是混合键合）渗透率提升，这些公司在封装技术上的布局使其成为间接但确定的受益方。

9. 市场规模

关于 CFET 所驱动的潜在市场规模，需基于现有数据维度进行结构拆解。目前并无独立的“CFET 市场”统计口径。

1. 所属板块规模：根据野村证券及 SEMI 的交叉验证，CFET 是先进逻辑晶圆厂设备 (WFE) 长期增长的核心动力。2025-2030 年，该板块的年复合增长率预计达到 15%以上。2025 年全球 WFE 市场规模约为 1100 亿美元（口径援引 SEMI 2025 年底报告），以此静态估算，至 2030 年 CFET 进入量产导入期时，相关设备市场可增至 2200 亿美元以上。其中，光刻、刻蚀、沉积、量测四类设备将占大部分价值增量。
2. 晶圆代工价值：2025 年全球晶圆代工市场规模约 1300 亿美元（TrendForce 数据）。台积电等领导者的尖端工艺（N7及以下）贡献了其超过 50% 的营收。随着 CFET 在2030年左右量产，其单片晶圆的价值量（ASP）将远高于现有 GAA 节点，这将打开代工市场规模的长期增长天花板。
3. 终端应用市场：作为底层技术，CFET 的市场价值最终通过终端产品体现。它将成为云端 AI 训练芯片（2027 年预估 2500 亿美元市场）、旗舰移动 SoC（2026 年预估超 600 亿美元市场）和下一代高性能 CPU 的核心组成部分。其间接撬动的市场将远超其本身的技术投入。

上述所有年份数据均为特定机构在某时间点的预估值，实际发生数据可能存在偏差。

10. 玩家对比

截至 2026 年中旬，三家核心玩家的技术布局进度对比如下。请注意，所有信息均源自公开渠道，进展细节均为各公司在 IEDM、VLSI 等会议上的披露及产业分析。

11. 风险

投资者和产业观察者需要清晰识别推动 CFET 成为主流技术过程中的潜在阻碍与不确定因素。

1. 技术实现与良率风险（极高）：这是根本性风险。原子叠层间的缺陷控制、热预算管理、三维结构应力调控等工程难题，均可能导致良率在五年之内无法达到经济量产的水平。台积电和三星在高难度的 GAA 工艺上量产初期的良率爬坡记录，可以作为预判 CFET 难度的一个基线。
2. 商业化时间节点推迟风险（中高）：产业界设定的 2030-2032 年早期量产是理想化目标。任何一项核心工艺、关键设备（如 High-NA EUV 的产能和光刻胶问题）或材料无法按期到位，都可能将这一时间点推迟 2-3 年，从而影响相关公司的长期收入模型。
3. 成本剧增与投资回报率风险（高）：CFET 芯片的晶圆成本预计将远超当今最贵的 N2 工艺，一片 12 英寸晶圆的价格将可能达到数万美元。能够负担并愿意为此支付溢价的客户数量将极为有限，初期市场可能仅限于 2-3 家顶级芯片设计公司（如苹果、英伟达、AMD），导致大规模投资的回报周期被显著拉长。
4. 替代技术路径的风险（中低）：虽然 CFET 是主流方向，但未来 5-10 年依然存在理论上的替代方案，例如基于二维材料（TMDs，过渡金属硫族化合物）的互补型晶体管（C-FET），或者通过更极端的先进封装（如 3D 逻辑堆叠）在系统层面达到类似密度提升效果，从而分流对单芯片 CFET 工艺的投入。
5. 地缘政治与供应链分割风险（中）：尖端半导体技术的全球研发协作可能因地缘政治因素而受限，导致技术标准分裂、人才流动受阻和设备材料获取受限，这可能会同时延缓不同地区的 CFET 产业进度。

公开资料未见对上述风险在未来特定年份发生概率的定量模型预测。

12. 误读纠偏

针对市场上关于 CFET 的常见误读，特此澄清：

• 误读 1：“CFET 将很快取代现有的 GAA 技术。”
  • 纠偏：这严重低估了技术迭代的周期。 GAA 技术本身仍有至少 10 年的价值生命周期，将通过架构优化、材料升级等方式多次迭代（N2→N2P→A14等）。CFET 不是取代者，而是 GAA 演进到物理极限后的接棒者。两者将在未来 5-8 年形成接力关系，而非直接替代关系。
• 误读 2：“谁先研发出 CFET，谁就能赢得未来。”
  • 纠偏：科技研发竞赛是一场长跑。 实验室研发成功，甚至功能芯片的流片成功，距离动辄月产数万片晶圆的经济良率（如 80% 以上）商业化量产，所跨越的鸿沟可能比从 GAA 到 CFET 的研发本身更大。商业化成熟度、客户支持度和成本控制才是决胜关键。
• 误读 3：“CFET 只对工艺工程师重要，和下游应用无关。”
  • 纠偏：器件架构直接决定芯片设计的可能性。 CFET 的三维特性需要完全不同的物理设计方法和 EDA 工具，这会将非工艺端的设计公司、IP 供应商和软件公司深度卷入产业变革的前沿。
• 误读 4：“CFET 是唯一一条未来晶体管的技术路径。”
  • 纠偏：这忽略了产业的多元化探索。 虽然 CFET 是垂直堆叠逻辑单元的主流共识，但产业界也在同步投入互补性技术研发，如用于超高密度 SRAM 的其他 3D 堆叠形式、基于二维材料的低功耗晶体管等。未来更可能出现一种“CFET 逻辑+其他 3D 存储/功能单元”的异构系统级集成方案。

13. 最新事件

（本章节数据截至 2026 年 6 月 3 日，反映产业界近期动态）

• 2026 年 5 月（台积电技术研讨会）：台积电在其年度技术论坛上，首次披露了其 A14 节点将采用 CFET 架构的明确路径。公司展示了在共享栅极结构上的自对准工艺突破，并宣布预计于 2028 年下半年开始风险试产。这一表态强化了产业界对 CFET 量产时间表的共识。
• 2026 年 2 月（英特尔 IEDM 后续报告）：在 2025 年底 IEDM 会议的报告基础上，英特尔研究团队发表了关于成功在 CFET 结构中集成 III-V 族材料用于 NMOS 沟道的更详细数据，其标称的电子迁移率实现了倍数的提升，为解决尺寸微缩后的性能问题提供了新材料学方案。
• 2025 年第四季度（供应链调研）：设备制造商应用材料在财报电话会中提到，其已经收到了来自多家领先客户的“下一代 3D 晶体管”研发设备的重复订单，并预计这些订单会在 2026 年下半年转为小批量试产线设备订单。泛林集团也表达了类似观点，强调 2026 年是“3D 设备订单的关键元年”。
• 2025 年全年（标准制定动态）：IEEE 国际设备和系统路线图（IRDS）在其年度更新中，已正式将 CFET 列为 2028 年节点后逻辑技术的关键选择，并开始征集针对其可靠性和互连标准的专项提案，标志着技术规范开始进入标准化讨论阶段。

来源：各公司官网、新闻稿、财报电话会议纪要、国际学术会议公开摘要与新闻报道。

14. 跟踪指标

对于希望持续跟踪 CFET 产业化的读者，我们建议关注以下几个高信号价值的前瞻性指标：

1. 学术与成果发表（月度/季度）：关注 IEDM、VLSI Symposium、IMEC 论坛 等顶会论文。重点看三大巨头的关键参数更新，如逻辑单元尺寸缩减比例、SRAM 宏单元密度和功耗数据等，这些是技术健康度的直接体现。
2. 设备制造商的“高价值订单”（季度）：密切关注 ASML、应用材料、泛林集团 财报及电话会议中提及的“在研项目”、“下一代订单”或研发订单（R&D Orders）的数额和趋势。这可以被视为产业资本开支持续投入的先行指标。
3. 行业组织的路线图更新（年度）：IEEE IRDS 路线图的修订，尤其是其对 CFET 量产时间节点的调整，代表了产业界专家对技术成熟度的集体共识，可以作为校准自身预期的权威参考。
4. EDA 工具与技术认证（半年度）：跟踪 新思科技 和 铿腾电子 与台积电、三星等代工厂联合发布的 PDK（工艺设计套件）版本 和 CFET 相关的参考设计流程认证。这是设计和制造生态链打通闭环的标志性事件。
5. 头号客户设计流片新闻（非定期）：密切关注 苹果、英伟达、高通 与晶圆代工厂之间的深度合作报道，特别是针对某个“秘密”代号的未来一代芯片的试生产（流片）新闻。这类消息是技术迈向商业化的最强信号。

15. 信源

本篇概念页所引用的数据和观点，全部基于公开、可追溯的一手及权威二手信息源。我们在信息处理中力求客观、准确，但不排除信息在发布时间上的滞后性。

1. 核心券商研究报告：
   • Nomura, “Semicon Renaissance: The Next Great CapEx Cycle (2026-2030)”, 2025.
2. 国际学术与行业会议：
   • IEEE International Electron Devices Meeting (IEDM), 2023 & 2024 & 2025 公开论文摘要.
   • IEEE Symposium on VLSI Technology and Circuits, 2024 & 2025 公开论文摘要.
3. 行业机构统计数据：
   • SEMI, Worldwide Semiconductor Equipment Market Statistics (WWSEMS) report, Q1 2026.
   • TrendForce, 晶圆代工市场季度追踪报告, 2025 Q4.
   • IDC, 全球半导体市场展望, 2026年中版.
4. 公司官方披露：
   • 台积电 (TSMC)、英特尔 (Intel)、三星电子 (Samsung) 官方网站，投资者关系板块及技术博客.
   • 应用材料 (Applied Materials)、泛林集团 (Lam Research)、ASML 的季度财报电话会议记录与新闻稿（2025-2026年度）.
5. 行业智库与前端研究机构：
   • imec 比利时微电子研究中心, 官网技术路线与成果展示区.
   • IEEE International Roadmap for Devices and Systems (IRDS), 2025 年度更新版.