芯片对晶圆键合

1 3秒看懂

芯片对晶圆键合（Die-to-Wafer Bonding，简称D2W Bonding）是将预先切割并测试合格的单一芯片（KGD，Known Good Die）以微米甚至亚微米级精度放置并永久固定在另一片晶圆上的异质集成技术。与一次只能键合一片完整晶圆的“晶圆对晶圆键合”（Wafer-to-Wafer Bonding）不同，D2W键合只搬运和键合已验证功能良好的芯片，从根本上规避了在一片晶圆中存在报废芯片却仍被整体键合的良率惩罚。它允许设计者将采用7nm、5nm等先进制程的逻辑运算芯片与采用28nm、14nm等成熟制程的I/O或模拟芯片，甚至与基于磷化铟（InP）的光子芯片或基于氮化镓（GaN）的功率放大器，在一个承载晶圆上实现物理与电气互连，被公认为Chiplet架构与3D-IC（三维集成电路）产业化的核心支撑工艺。

2 3分钟产业解释

在传统的系统级芯片（SoC）设计范式下，逻辑单元、静态随机存取存储器（SRAM）、模拟接口、射频前端等所有功能模块都必须采用同一种制造工艺集成在单一裸片上。随着制程节点演进到5nm以下，模拟和输入/输出（I/O）电路的微缩收益递减，SRAM的位密度提升亦显着放缓，同时超大裸片面积导致良率呈指数级下降，单颗芯片的制造成本急剧攀升。产业界为此提出了“解耦”（Disaggregation）的设计哲学：不再强求用一个巨型SoC解决所有问题，而是按照功能将系统拆解为多个采用各自最优工艺节点制造的“小芯片”（Chiplet）。芯片对晶圆键合正是将这一蓝图在物理上实现的关键技术。

其核心产业驱动力来自三重底层逻辑的重叠：第一，高性能计算（HPC）和人工智能（AI）训练/推理对高带宽存储器（HBM）与逻辑芯片间的数据传输带宽和延迟提出了超越传统有机基板物理极限的要求；第二，先进制程（如3nm）的单片晶圆成本暴涨，通过仅让核心计算单元采用最先进制程、其余功能模块采用成熟制程的组合，可大幅降低系统总成本；第三，异构集成扩展了半导体功能的边界，例如将硅光引擎、微机电系统（MEMS）传感器、射频滤波器等非标准硅工艺器件与互补金属氧化物半导体（CMOS）逻辑紧密集成。目前，以台积电（TSMC）的SoIC、英特尔（Intel）的Foveros、三星（Samsung）的X-Cube为代表的代工厂平台，以及以EV Group（EVG）、SUSS MicroTec、东京电子（TEL）为代表的设备供应商，已形成了围绕D2W键合的专属量产生态系统，将原本属于后道封装的部分工序前移至晶圆制造环境。

3 技术原理

D2W键合技术的物理本质是在原子尺度上，使两种经过精密平坦化处理的固体表面在一定的温度、压力和时间条件下，通过分子间作用力、共价键形成或金属原子扩散实现永久连接。根据是否形成直接金属导电通道，其核心机制可分为介质键合、金属扩散键合与杂化键合三类。

介质键合：通常在室温下将表面经过等离子体活化处理的二氧化硅（SiO₂）或氮化硅（SiN）薄膜面对面接触，通过表面悬挂羟基（-OH）形成的氢键进行预连接，随后在退火过程中脱水缩合形成坚固的硅氧烷（Si-O-Si）共价键。介质键合不形成内建导电通路，必须依赖后续制造的硅通孔（TSV，Through-Silicon Via）来实现垂直电气互连。

金属扩散键合：利用铜（Cu）原子在特定温度（通常为300-400°C）下的热扩散现象，使两个面对面紧密接触的铜焊盘界面消失，晶粒重新融合生长为一个连续的金属导体。为防止裸露的铜在空气中氧化，键合过程必须在惰性气体或真空环境下进行。

杂化键合（Hybrid Bonding）：这是目前实现超精细间距互连的最先进技术。它同时集成了介质键合和金属扩散键合两种机制。芯片与晶圆的表面经过化学机械抛光（CMP）后，会形成一个由嵌入在SiO₂介质中的微小铜焊盘构成的平坦表面。其关键工艺控制点在于铜焊盘需要被精密抛光至略低于周围介质表面数纳米（形成碟形凹陷，Dishing）。当两片这样的表面接触时，首先发生的是SiO₂介质间的亲水性直接键合，此时铜焊盘之间尚存有纳米级间隙。在后续的退火工序中，铜的热膨胀系数远大于周围的SiO₂，从而填满间隙并使两面的铜物理接触，随即发生铜原子间的晶界扩散与融合，最终形成一个几乎不存在界面的高质量金属互连。以下流程图解构了这一机理：

Step 1: CMP 后状态
       SiO₂ 介质层
       ├───────────┤
       │  Cu ████  │   ← 芯片侧 (Die)：铜盘略微凹陷 (约 2-5 nm)
       └───────────┘
       ┌───────────┐
       │  Cu ████  │   ← 晶圆侧 (Wafer)
       ├───────────┤
       SiO₂ 介质层

       关键微观形貌：两侧铜盘均略低于介质。

Step 2: 室温对准接触与介质预键合
       SiO₂██████████SiO₂  ← 介质层相互吸引，形成氢键桥接
       Cu  -- 间隙 --  Cu  ← 铜盘间存在物理间隙，未接触
       SiO₂██████████SiO₂

       此状态下，芯片已被临时固定在晶圆上，但无法导电。

Step 3: 准静态退火 (≈ 300 °C, 惰性气氛)
       ██SiO₂██████████SiO₂██
       Cu ██████████████ Cu  ← 铜热膨胀远大于SiO₂，间隙消失
       ██SiO₂██████████SiO₂██
         ↓ 扩散与晶粒生长 ↓

       连接达成：Cu原子跨越原始界面迁移，形成连续金属体。
       同时介质层氢键脱去水分子形成 Si-O-Si 共价键，整体界面
       达到高强度密封与电气互连。

4 关键参数

D2W键合工艺的技术竞争力由一系列精密物理参数和产能参数共同定义。这些参数直接决定了Chiplet集成的互连密度极限和量产经济性。以下为行业定性范围及演进方向（并非特定设备规格表）：

（数据来源：整理自IEEE ECTC会议报告、Yole Intelligence 2023/2024年先进封装报告及设备商EVG、SUSS的公开技术白皮书。）

5 技术路线

根据实现电气互连的路径和键合介质，当前主流D2W技术路线可分为以下四类，其性能、成本和应用场景存在显著差异。

路线一：金属凸点+底填（Micro-bump + Underfill） 这是技术继承性最高的路线。芯片上制备标准铜柱或焊料微凸点（节距通常在40–50 μm），通过热压键合（Thermocompression Bonding, TCB）或回焊与晶圆连接，然后填充毛细底填胶并固化。其优势在于供应链极其成熟、成本相对低，但由于凸点自身高度和焊料所带来的电阻和信号延迟，难以支撑高频、高带宽的3D逻辑集成需求。目前仍是HBM存储器垂直堆叠和部分I/O芯片集成的主流选择。

路线二：介质键合+硅通孔（Oxide Bonding + TSV） 利用SiO₂介质层在晶圆级实现的坚固直接键合，再通过钻孔并填充金属的TSV工艺建立垂直互连。此路径可达到极窄的芯片间距和无机介质的高热稳定性，但由于TSV的制造工艺增加了成本和复杂度，且TSV本身占用了芯片面积，互连密度受制于TSV的深宽比和光刻能力。

路线三：铜-铜杂化键合（Cu-Cu Hybrid Bonding） 这是当前技术竞争的制高点。如前所述，它在一步工艺中同时完成介质密封和超高密度金属互连，实现了近似“零间距”的垂直通信，彻底突破了传统凸点的物理带宽瓶颈。此路线的技术壁垒极高，涉及CMP纳米级形貌控制、原子级洁净表面制备、高速高精度对位及热机械应力管理等工程难题。目前由台积电SoIC和英特尔Foveros Direct主导向移动、HPC和AI加速器的核心计算单元堆叠渗透。

路线四：粘接层键合（Adhesive Bonding） 采用有机高分子材料（如苯并环丁烯BCB、聚酰亚胺PI）作为中间层粘接芯片与晶圆。该路线对表面粗糙度容忍度高、固化温度低（约150–250 °C），特别适合集成温度敏感、材质迥异的功能单元，但有机材料的热导率差、热膨胀系数不匹配易引入应力，且无法形成内建的高密度垂直金属互连，主要用于传感器、生物芯片和MEMS封装集成。

6 上游

D2W键合产业链上游由高价值、高壁垒的关键装备和核心材料构成，其技术迭代直接定义了工艺的物理边界。

核心装备：

• 高精度D2W键合机：这是整个生态皇冠上的明珠，是集成了原子级平整度控制、纳米级光学对准、高速多轴运动控制和精密热压/退火模块的极端复杂系统。根据公开资料，EVG（EV Group）的GEMINI系列和SUSS MicroTec的FPS系列是杂化键合商业化设备的主要供应商，通过专有技术解决晶圆翘曲补偿和颗粒在键合过程中如何避免的问题。东京电子（TEL）凭借其在前道设备上的积累，在晶圆键合/脱粘和表面活化处理上占据主要市场份额。ASM Pacific Technology（ASMPT）等厂商则在顺序取放的高产率设备上具备竞争力。
• 化学机械抛光（CMP）设备：用于实现杂化键合所需的亚纳米级表面平整度和精确的铜盘凹陷控制。应用材料（Applied Materials）和荏原制作所（Ebara）是该工段的主导供应商。
• 等离子体活化与表面清洗设备：在键合前对表面进行原子级清洁和亲水性活化，是介质预键合成功率的关键。EVG、Nordson MARCH等是主要玩家。
• 量测与检测设备：科磊（KLA）和Onto Innovation等公司提供用于检测键合界面亚微米级空洞的超声扫描显微镜（SAM）、红外（IR）穿透成像系统等，是良率管理的基石。

核心材料：

• 临时键合与脱粘材料：超薄芯片（厚度可<50 μm）必须在键合前被临时固定在玻璃或硅载板上，这涉及高性能的紫外/热解胶和承载载板。布鲁尔科技（Brewer Science）、3M、信越化学（Shin-Etsu Chemical）等是主要材料方案商。
• 电镀化学品：用于在芯片上制造铜柱和微凸点的超纯电镀液及添加剂，由Atotech（安美特，已被MKS Instruments收购）、Uyemura等公司提供。
• 中介层（Interposer）与载板：作为D2W键合的“画布”，包括硅中介层、玻璃芯基板和有机再分布层（RDL）所需的聚酰亚胺介电层。大日本印刷（DNP）和凸版印刷（Toppan）在硅中介层制造上具备强大产能。

7 下游

下游应用场景的爆发力是驱动D2W技术投资激增的直接诱因，这些场景的共同诉求是实现超越单芯片物理极限的功能密度与能效。

高性能计算与人工智能：这是当前最大的单一驱动力。英伟达（NVIDIA）、AMD、英特尔面向数据中心的顶级GPU和AI加速器广泛采用Chiplet架构，通过D2W键合的杂化键合技术将多块计算裸片与HBM存储器垂直堆叠或紧邻放置，以喂养因大语言模型训练而变得极度饥渴的存储带宽需求。公开资料显示，台积电的CoWoS（Chip on Wafer on Substrate）先进封装平台中的“Chip on Wafer”环节即集成了D2W工艺，其产能的紧缺直接反映了AI芯片的供应瓶颈。

高带宽存储器（HBM）：HBM本质上是多层DRAM芯片在逻辑接口基底芯片上的D2W垂直堆叠。从HBM3e演进到HBM4，随着标准对堆叠层数（从8层/12层向16层演进）和每个堆栈带宽（向1 TB/s以上）的要求急剧提升，对更精密的键合节距和热管理解决方案提出了持续迭代的需求。

移动应用处理器（AP）与射频前端：在紧凑的Z高度限制下，将应用处理器与LPDDR存储器、图像传感器或射频收发器进行3D面对面键合，可在不增加横向尺寸的情况下，实现性能提升和功耗下降。2023年以来，公开报道中已出现旗舰智能手机SoC采用杂化键合技术的案例分析（如AMD的3D V-Cache技术用于台式机处理器，为移动端异构集成提供了技术验证）。

硅光子与共封装光学（CPO）：数据中心带宽的爆炸性增长要求将光子引擎（含激光器、调制器、探测器）与交换ASIC芯片通过D2W键合集成在同一封装内，以最低的功耗实现光信号到电信号的转换，消除了穿越印刷电路板（PCB）带来的巨大信号衰减和功耗。

8 受益公司

（本段仅基于公开的产业链分工和产能布局进行陈述，不构成任何投资建议，不涉及对公司未来股价或经营业绩的预测。）

集成器件制造商与晶圆代工厂：

• 台积电（TSMC）：凭借其3DFabric平台下的SoIC（集成芯片系统）和CoWoS技术组合，在逻辑-逻辑和逻辑-存储器的D2W杂化键合领域占据绝对技术领先与市场份额主导。其近期技术研讨会公开信息显示，SoIC的键合节距已向6 μm以下演进，产能扩充主要集中在竹南先进封装厂。
• 英特尔（Intel）：其Foveros和Foveros Direct技术是其IDM 2.0战略中先进封装板块的支柱。英特尔利用其在EMIB（嵌入式多芯片互连桥接）上的积累，将D2W键合与其硅桥技术结合，已在其数据中心和客户端产品（如Meteor Lake）中量产应用。
• 三星电子（Samsung Electronics）：通过X-Cube（3D IC）和I-Cube（2.5D）服务，向客户提供D2W键合的代工服务，尤其在HBM与逻辑的集成上具有存储原厂的垂直整合优势。

关键设备与材料供应商：

• EV Group (EVG)：作为杂化键合与光刻/对准设备的领先供应商，其GEMINI FB平台被广泛采用于前沿研发与量产线。公开资料未见其在非设备业务的财务数据。
• SUSS MicroTec：在临时键合机和晶圆级键合机领域与EVG构成主要竞争，尤其在需要较高灵活性的异质结构和厚芯片键合上有技术特色。
• 应用材料（Applied Materials）、泛林半导体（Lam Research）：作为前道制程设备巨头，它们为CMP、刻蚀、沉积等配套关键工艺提供基础设备平台。

外包半导体封装测试服务商（OSAT）：

• 安靠科技（Amkor Technology）：积极扩展其硅中介层和晶圆级扇出封装能力，以承接部分中端D2W键合业务。
• 长电科技（JCET）、通富微电（TFME）：在中国大陆先进封装国产化浪潮中，投入大量资源建立包含D2W键合能力的3D系统级封装产线。

9 市场规模

（说明：因本内容库未能直接访问并验证到有明确发布机构、统计口径和授权许可的第三方付费报告全文，以下仅基于公开研讨会指标和产业逻辑进行定性趋势描述，不引用具体的市场规模数字及精确的年复合增长率CAGR数值，以避免使用未经逐字核对的断章取义数据。）

从定性趋势看，D2W键合设备及相关服务的可寻址市场正处于结构性扩张期。扩张的底层逻辑并非单一技术的替换，而是半导体设计范式的根本性转变——从单芯片集成向多芯片组合的演进。根据Yole Intelligence在近两期先进封装产业报告中反复强调的关键信息，以D2W键合、杂化键合等为代表的高端3D封装技术，其在整体半导体封装市场中的营收占比正在加速扩大，增速远超传统封装。

设备市场方面，一台能够实现亚微米级对准、满足ISO 1级洁净度、并可集成退火模块的D2W杂化键合机的单价极高，有行业分析文章指出其价值量是传统倒装焊机的数倍。AI算力基础设施扩建周期内，领先代工厂为突破CoWoS和SoIC产能瓶颈而进行的数十亿乃至上百亿美元规模的年度资本开支中，有相当比例流向先进封装设备采购，直接拉动了键合、CMP和检测设备供应商的订单。

材料市场方面，每一次芯片堆叠层数的增加和对更窄键合节距的追求，都直接带动了超纯电镀液、特种临时键合胶和高质量硅中介层/玻璃载板的高附加值需求。

10 玩家对比

将产业链上的三类关键行为主体——垂直整合平台商、专业设备商、先进封装外包服务商（OSAT），按其在2024年的公开产能、技术路线和客户结构进行横向解构。

不存在一种方案能通吃所有场景。IDM/代工厂的内部封装线主导了最前沿的工艺探索，而设备商决定了产业能够量产的精度与效率物理上限，独立OSAT则在产业的广泛成熟市场起到弹性产能和成本优化的调节作用。

11 风险

芯片对晶圆键合技术的产业化进程面临多重维度的不确定性与挑战，相关产业链公司可能受到以下风险因素的影响：

技术与良率风险：

• 颗粒敏感性与良率爬坡：在杂化键合工艺中，单个直径大于10 nm的颗粒足以导致键合空洞，造成整个Chiplet模块报废。在生产环境中持续维持ISO 1级洁净度并防止交叉污染，其运营成本和工程难度极高，初期的低良率可能侵蚀理论成本优势。
• 热机械应力与可靠性：不同材料（如硅、砷化镓、有机中介层）的热膨胀系数（CTE）失配，在反复的工作热循环下会引发界面剪切应力，导致键合界面开裂或互连疲劳断裂，产品长期可靠性（尤其是AEC-Q100 Grade 1/0车规认证）需要长时间的验证。
• 晶圆翘曲控制：超薄化处理（<50 μm）后嵌入铜互连的芯片和晶圆极易发生翘曲，对保持整片晶圆对准精度构成物理挑战。

商业化与竞争风险：

• 方案替代风险：晶圆对晶圆（W2W）杂化键合在大容量、同质或标准化3D堆叠（如某些类型的存储器或垂直集成的标准化逻辑层）中，可能因更高的理论生产率和更低的复杂度而构成部分替代。D2W的规模优势在于对已知良好芯片的灵活组合能力，但若芯片测试成本过高或KGD模型经济性不成立则将失效。
• 成本下降曲线缓慢：Chiplet集成涉及购买多颗不同来源的芯片、昂贵的硅中介层和多次键合，如果先进封装的总成本下降速度不及单片集成的成本降幅，其商业吸引力将大打折扣，尤其是在对成本高度敏感的消费电子领域。

地缘政治与供应链风险：

• 关键设备与技术断供：最先进的D2W键合机、CMP工具及专利授权的键合材料，主要集中在少数欧美及日本设备财团手中。地缘政治引发的出口管制政策变化，可能导致某些国家或地区的半导体制造商无法及时获得最新一代量产设备，或被迫采用次优技术路径，造成代际发展延迟。
• 单一客户依赖：部分大型设备供应商或材料商对前三大代工厂的资本开支节奏高度敏感，一旦头部客户因库存调整、周期下行而削减资本支出，相关上游公司的营收可能出现显着波动。

12 误读纠偏

误读一：“D2W杂化键合可以在普通洁净室环境下做。” 纠偏：这是一个常见的低估。传统倒装芯片封装通常在ISO 5-7级洁净室完成，但Cu-Cu杂化键合为防止铜表面氧化和颗粒污染导致空洞，其前道表面活化、对准和键合过程必须在前道晶圆厂级别的环境（ISO 1-3级，近似真空或惰性气体氛围）中进行。任何将此工艺等同于后道封装的看法，都会严重偏差对技术复杂度和资本投入的认知。

误读二：“使用D2W键合后，芯片就不用再做任何互连了。” 纠偏：D2W键合只解决了芯片到承载晶圆（或另一块芯片）的垂直物理和电气连接问题。晶圆上的多颗芯片之间仍需通过再分布层（RDL）或硅中介层中的金属布线进行水平互连，最后才将整个完整系统连接到有机封装基板、并通过球栅阵列（BGA）焊球连接到印刷电路板（PCB）上。它是一个关键中间工序，而非最终的封装步骤。

误读三：“Die-to-Wafer正在全面取代传统倒装芯片。” 纠偏：D2W键合和传统倒装芯片服务于不同的设计目标。对于大多数不需要数百GB/s带宽或亚微米互连间距的应用，如成熟制程的微控制器、射频模组和中等密度的移动SoC，常规倒装芯片封装或扇出型晶圆级封装是经过验证可靠且成本效益更高的选择。D2W代表着为追求性能极限提供了一个新选项，但不是对所有现存封装解决方案的替代。

13 最新事件

（以下事件基于截至2024年上半年的公开商业与技术媒体报道，不包含任何前瞻性预测。）

• 台积电SoIC产能应急扩张：多家行业媒体（如《Digitimes》、《AnandTech》及其它半导体专业分析平台）在2023年末至2024年初密集报道，因来自HPC客户的AI芯片芯粒堆叠需求急剧增长，台积电已将其竹南先进封装厂的SoIC相关产能大幅提升，并加速了在台南等地的扩产计划，以满足2024-2025年的预期订单能见度。
• 英特尔发布Foveros Direct技术节点：根据英特尔在历年架构日活动上的披露，其Foveros Direct技术旨在实现10微米以下的键合节距，将铜-铜杂化键合引入其内部制造和代工服务（IFS）路线图中，旨在为下一代计算单元提供更紧密的逻辑-逻辑集成。
• 三星在日本成立先进封装实验室：公开报道指出，三星电子于2023年底宣布在日本横滨设立新的先进封装研发中心，明确聚焦异构集成、Chiplet和3D IC技术，旨在加强其在高性能D2W和W2W键合领域的研发人才储备和专利布局。
• 设备商EVG与SUSS的新品迭代：两家公司在近两年的ECTC（电子元件与技术会议）等专业论坛上相继发布了针对大规模生产优化的新型杂化键合平台，其宣传核心均指向更高的对准精度（接近±0.1 μm）和更高的UPH，力求解决从研发向量产转换的“经济性验证”瓶颈。
• 硅光子集成商用化加速：2024年，以Ayar Labs和OpenLight等为代表的硅光子公司公布了与代工厂和ASIC设计公司合作的更详细计划，其技术方案大多基于D2W键合技术将InP激光器或硅光引擎直接与CMOS逻辑/交换芯片进行共封装（CPO）。

14 跟踪指标

为持续观察D2W键合技术产业化进程和产业景气度的变动，可以系统性地跟踪以下指标逻辑链：

1. 代工厂先进封装资本开支密度： 直接观察台积电、英特尔、三星等核心玩家季报或年报中披露的先进封装（非传统后道）资本开支金额及其占总资本支出的比例变化。这是产业投入决心的最直接财务信号。

2. 杂化键合的节点渗透率与设计采用率： 跟踪全球重要无晶圆厂IC设计公司的最高端产品发布（如AI GPU、云数据中心CPU、旗舰移动SoC）的技术拆解分析报道，统计其中明确采用D2W杂化键合实现3D堆叠或Chiplet集成的机型/芯片数量。这是一个从“技术可用”到“设计在用”的关键里程碑。

3. 高端键合设备交货周期与订单出货比（B/B Ratio）： 观察EVG、SUSS、TEL等主要键合设备商在投资者报告中提及的单个设备平均交货周期（Lead Time）及订单出货比值。交货周期的拉长通常暗示供不应求，表明产业链处于扩张周期。

4. D2W与FOWLP方案的单芯片成本差变动曲线： 这是一个隐含的经济性指标。分析师应关注针对同一款中等性能Chiplet，采用D2W杂化键合+硅中介层的总封装成本，对比使用高密度扇出型晶圆级封装（HD-FOWLP）的成本，何时、在哪个应用领域能形成有竞争力的交叉点。

5. HBM标准演进路径图： 详读JEDEC发布的HBM4及后续标准初稿中对物理层定义的指标，尤其是堆叠层数（如16层及以上）和带宽要求。这些规范指标会直接划定哪些指标必须应用下一代混合键合技术，成为技术的硬性需求催化剂。

15 信源

为便于进行持续的独立研究和事实核查，以下提供本概念页内容的权威来源索引类别及建议检索路径，不直接引入可能失效的超链接：

• 代工厂技术平台第一手资料：查阅台积电“3DFabric”技术路线图与“SoIC”产品简报（TSMC.com）；英特尔“Foveros”与“Foveros Direct”背景技术文件（Intel Technology Briefs）；三星半导体“Advanced Packaging”与“X-Cube”技术介绍。
• 设备与工艺核心技术：EV Group（EVG）官网上“Hybrid Bonding”和“Die-to-Wafer Bonding”的产品与应用白皮书；SUSS MicroTec关于“Wafer-level Bonding”的设备规格与论文。
• 前沿学术与工程文献：在IEEE Xplore数据库中检索关键词“die-to-wafer hybrid bonding”、“collective die-to-wafer”、“Cu-Cu hybrid bonding reliability”、“3D IC bonding alignment”。重点关注IEEE Electronic Components and Technology Conference (ECTC) 及 3D System Integration Conference (3DIC) 的历年会议论文集。
• 市场分析与产业情报：Yole Intelligence（属于Yole Group）发布的年度报告《Status of the Advanced Packaging Industry》；SemiAnalysis、IC Knowledge等半导体分析机构关于先进封装和Chiplet经济的深度付费订阅文章。
• 供应链公开财务披露：查询台积电、安靠、ASMPT、应用材料等上市公司每季度的投资者关系（Investor Relations）演讲文稿与财务报告附注中关于先进封装业务的垂直信息。

（完）