HBM-PIM 存内处理
HBM‑PIM（存内处理）深度产业研究报告：破解内存墙的终极利器
摘要
本报告旨在深度剖析高带宽内存-存内处理（HBM‑PIM）技术，将其定位为解决后摩尔时代“内存墙”瓶颈的关键使能技术。报告核心观点如下：HBM‑PIM 通过在 3D 堆叠的 DRAM 存储体中直接植入可编程计算单元，实现了计算范式从“数据向计算移动”到“计算向数据移动”的根本性转变。这一转变本质上是以近乎零成本的数据访问能耗，替换了冯·诺依曼架构中最昂贵、最耗时的数据搬运过程。我们系统性地解构了该技术的定义、产业价值、微架构原理、关键参数、编程模型、生态系统、热与可靠性挑战以及未来演进路径。报告分析指出，HBM‑PIM 并非要取代 GPU 或 CPU，而是作为一种高能效、高带宽的片上协处理器，专精于处理大模型推理与高性能计算（HPC）场景中重复性极高的张量运算和归约操作。其产业收益已得到初步实证，三星第一代 HBM‑PIM 在特定推荐模型上实现了 2.5 倍的性能提升和约 70% 的系统能效飞跃，有效缓解了片间互连带宽压力。展望未来，随着大型语言模型（LLM）和生成式 AI 对计算规模和能效提出指数级增长的需求，HBM‑PIM 正从技术验证阶段迈向规模化应用的早期，其与主流 AI 框架的深度耦合及软件生态的成熟度，将成为决定其市场渗透率的关键。我们判断，HBM‑PIM 将首先在云端 AI 推理领域取得突破，并逐步向 HPC 和边缘计算领域扩展，成为未来高性能异构计算系统中不可或缺的一极。
第一章 引言：站在数据洪流的十字路口
1.1 3 秒看懂：HBM‑PIM 的本质
HBM‑PIM（Processing‑in‑Memory）是一种颠覆性的计算架构，其核心思想是在高带宽内存（HBM）的 3D 堆叠内部，直接植入可编程计算单元，让 AI 运算在数据所在的存储体（Bank）内完成。此举从根本上削减了传统处理器与存储器之间因频繁、海量数据搬移而产生的巨大开销，直指现代计算系统的核心痛点——“内存墙”瓶颈。想象一个巨大的图书馆（存储器）和一个远在另一栋楼里的研究员（处理器）。传统方式是研究员每次需要信息，都必须跑到图书馆查阅、抄写、再带回来计算。HBM‑PIM 则相当于在图书馆的每个书库内都安置了一个聪明的研究助理（计算单元），他能直接在书架旁完成简单的分析与总结，只将最终结论告知主研究员，极大地提升了整体的研究效率。这个比喻精确地诠释了 HBM‑PIM 的设计哲学：将计算下沉到数据，而非搬运数据。
1.2 产业宏观背景：从“内存墙”到“功耗墙”
数字经济的底层驱动力是算力，而算力的释放正面临前所未有的结构性挑战。自 20 世纪 60 年代以来，计算系统一直遵循冯·诺依曼架构，即处理器与存储器物理分离，通过总线进行数据交互。在过去的半个世纪里，处理器性能（以每美元计算能力衡量）遵循摩尔定律，每年以约 60% 的速度增长，而内存访问延迟和带宽的改善速度每年仅为 7-9%。这种长期积累的剪刀差造就了著名的“内存墙”问题——处理器大部分时间都处于“饥饿”状态，等待数据从内存系统供给，导致实际有效算力远低于标称峰值性能。
这一困境在 AI 和大数据时代被急剧放大。以 ChatGPT 背后的大型语言模型（LLM）为例，其推理过程本质上是对数千亿甚至万亿参数模型进行迭代式矩阵乘加运算。每一轮 Token 生成，都需要将庞大的模型权重和不断增长的 KV Cache（键值缓存）从 HBM 读出，送入 GPU 的计算核心，运算后再将中间结果写回 HBM。根据行业分析和学术研究的估算，在一次典型的 GPT-3 级别模型的推理中，其数据搬运所消耗的能量通常占总能耗的 60%-80%，而实际用于计算的能量仅占一小部分。数据搬运的单位能耗（约 pJ/bit 量级）通常比一次计算操作的单位能耗（约 fJ/op 量级）高出 2-3 个数量级。这意味着，我们花费的大部分电力和芯片面积，并非用于思考，而是用于数据的“物流运输”。
因此，问题不再是单纯地追求更高的计算峰值，而是如何冲破由于数据搬运带来的“功耗墙”和“带宽墙”。HBM‑PIM 技术正是在这一战略转折点上应运而生，它不再试图修补旧架构，而是从系统设计的根本上提出了一种崭新的数据流范式。
第二章 技术原理：存内计算范式的颠覆性突破
HBM‑PIM 的技术核心在于将可编程的运算单元直接集成到 DRAM 存储阵列的底部逻辑层中，利用 3D 堆叠封装的优势，使计算发生在数据最密集、访问代价最低的地方。传统的 HBM 架构由若干 DRAM 裸片垂直堆叠而成，通过硅通孔（TSV）和微凸块实现层间互连，最底部的缓冲逻辑裸片负责与外部 GPU 或 CPU 的接口管理。三星、SK 海力士等厂商正是利用这一缓冲逻辑层，在其中嵌入一系列精简指令集的可编程处理单元（PE），使其从单纯的“数据驿站”进化为具备原子计算能力的智能加速器。
每个存储体内的 PIM 计算单元并非追求复杂的标量处理能力，而是针对深度学习中占据绝对主导地位的乘加运算（MAC）和归约操作进行了深度定制。通常，每个存储体（Bank）会配置 1-4 个简单的 16 位浮点或定点乘加器，以及一组寄存器文件和小型指令缓冲器。当主设备发起一次存内计算请求时，PIM 引擎直接读取该存储体内存的一整行（Page）数据——通常为 1024-2048 字节——利用这极宽的内部数据通路，在几个时钟周期内完成大量并行乘加，结果或留在本地进行下一轮累加，或通过正常的 HBM 数据通道返回主处理器。这种“行级并行”的模式，将片内有效带宽从传统的每针脚几十 GB/s 提升到每个存储体内的数 TB/s 量级，实现了真正意义上的带宽放大。
更重要的是，存内计算从根本上改变了数据移动的粒度和频率。在传统架构中，哪怕 GPU 只需要计算两个向量的内积，也必须将整块矩阵数据通过 HBM 物理层接口（PHY）和片外总线搬运到 GPU 的寄存器中，运算完毕后再写回。而 HBM‑PIM 下，权重数据可以常驻在存储体内，激活向量只需要播送到各个 PIM 单元，每个 PIM 独立完成局部乘加，最后由外部处理器收集归约结果。这种“数据驻留计算”极大压缩了对内存总线和外部带宽的需求，尤其适用于推理阶段权重的重复使用与自回归解码中的长序列 KV Cache 更新。
第三章 微架构剖析：从 Bank 到数据流
深入 HBM‑PIM 的微架构，可以发现其设计充满了“计算融入存储”的精细权衡。以三星 Aquabolt‑XL HBM2‑PIM 为例，每个 DRAM 颗粒内部划分为 32 个独立的 Bank，每个 Bank 内嵌一个称为“可编程计算单元”（PCU）的微型运算器。该 PCU 内部集成了一个简易的 ALU，支持 FP16/BF16/INT16 乘法及加法，配备 32 个 16 位通用寄存器和一个 64 条目的指令内存，工作频率与内存阵列一致，大约在 1-1.2GHz。指令集极度精简，仅包含加载、存储、乘加、累加、条件分支和同步栅栏等十几条指令，目的是将控制开销降至最低，让绝大部分的硅片面积和功耗仍服务于存储阵列本身。
PIM 操作遵循一种“命令-执行-聚合”的流水线。主 GPU 或 CPU 通过现有的 HBM 通道发送一条“PIM 执行”指令包，其中包含操作码、需要操作的行地址、结果存放目标以及同步标识。PCU 接收到指令后，立即以页面模式激活指定 DRAM 行，将成千上万个位线对的电容电荷一次性读出到 Sense Amplifier，随后 PCU 以全并行方式对这行数据执行向量运算。由于不需要经过 TSV 和外部 PHY，单次操作的延迟可以从 100 纳秒左右降低到约 10 纳秒，且能耗仅为片外传输的几十分之一。运算完成后，结果可以写回同一行的备用区域，或暂存在寄存器中用于后续归约。
在这一微架构下，数据流的编排尤为关键。对于典型的 GEMV（矩阵-向量乘法）操作，权重矩阵按行分散存放在多个 Bank 中，输入向量通过广播同时发送给所有 Bank 的 PCU。每个 Bank 独立计算其行与向量的内积，输出一个部分和，随后通过 Bank 间的树形归约网络，在底层逻辑芯片上完成最终的累加，将最终结果返回主机。这种“广播-局部计算-归约”模式，使得实际计算吞吐量接近于所有 Bank 的并行乘加器总和，从而在内存容量和算力之间实现了线性可扩展性。然而，这也引入了一个新的约束——数据布局和访问模式必须与计算任务高度对齐，否则 Bank 间冲突和归约瓶颈会迅速削弱加速比。
第四章 关键性能参数与算力效率革命
HBM‑PIM 的性能优势，不能简单用传统 TOPS 或 FLOPS 指标来衡量，而必须从“有效带宽”和“单位数据处理的能耗”两个维度进行重新定义。在典型 HBM2E 规格中，单个 8GB 堆栈的外部接口带宽约为 460 GB/s，而三星第一代 HBM‑PIM 在同一接口带宽下，内部将 32 个 Bank 的并行计算能力聚合，使其内部有效数据吞吐量超过 1.5 TB/s，并额外提供了约 1.2 TFLOPS 的 BF16 算力。这种“带宽放大效应”使得原本受内存接口限制的访存密集型算子的实际执行速度实现了倍增。
在能效方面，存内计算的收益尤为突出。根据已发表的实测数据，将一个 FP16 数据从 HBM 搬运到 GPU 并执行一次乘加，整个过程消耗的能量约为 7-10 pJ，其中搬运部分通常占据 6 pJ 以上。而在 HBM‑PIM 中，由于数据仅需在 Bank 内部移动极短距离（微米级，而非厘米级 PCB 走线），驱动电容和静电保护开销也大幅降低，单次乘加总能耗可控制在 1-2 pJ 以内。这直接解释了为何在推荐模型场景下，三星第一代 HBM‑PIM 在保持相同推理精度的同时，能够实现约 70% 的系统能效提升。换算到数据中心层面，对于部署十万片加速卡的超级集群，这意味着每年可节省数百万千瓦时的电力，并显著缓解散热压力。
此外，PIM 的加入还显著降低了片间互连的压力。在多 GPU 系统中，高带宽互连（如 NVLink、Infinity Fabric）的功耗和延迟会随着并行规模急剧上升。当 PIM 承担了一部分原本需要在 GPU 间频繁交换的聚合计算后，跨节点的 All‑Reduce 通信量可以减少 40%-60%，使得大规模分布式训练或推理的扩展效率得到改善。这种系统性优化，往往比单纯提升单点算力更具商业价值。
第五章 编程模型与软件生态：从硬件潜力到应用实效
驱动 HBM‑PIM 从未依赖传统的 CUDA 或 OpenCL 线程模型，而是需要一套感知内存位置、显式管理数据放置和计算任务的异构编程框架。当前行业的主流做法是采用“主机-设备”协作模型，其中 CPU/GPU 仍作为主控端，PIM 被抽象为一种具有本地计算能力的内存区域。三星推出了一套名为“PIM Runtime”的软件栈，配合对应的 LLVM 编译器后端，允许开发者使用类似 OpenMP 的制导指令（如 #pragma pim）标记可卸载到 PIM 上的代码块。运行时系统负责将标记的计算图分割为微指令序列，通过标准 HBM 通道下发到各个 Bank，并跟踪同步和依赖关系。
对于框架集成，研发团队已经在 PyTorch 和 TensorFlow 层面提供了自定义算子库，将嵌入层查找、Attention 的部分张量运算、以及推荐模型中的特征交互等典型操作封装为“PIM‑op”。在模型部署时，只要将相应的算子替换为 PIM 版本，无需修改模型结构即可体验加速。例如，在 DLRM 推荐模型中，对嵌入表的 Gather‑Reduce 操作直接重定向到 PIM 执行，几乎消除了嵌入表访问的数据传输瓶颈，这正是 2.5 倍性能提升的核心来源。
然而，当前编程模型依然面临不小的挑战。由于 PIM 的存储层次与 GPU 私有一级缓存、寄存器不连续，数据一致性问题需要程序员显式处理或依赖保守的同步策略。此外，Bank 内部 SRAM 和寄存器文件极小，复杂控制流和动态分支会导致指令缓存频繁失效，因此编译器必须能够进行静态展开和循环平坦化优化。工具链成熟度将直接决定 HBM‑PIM 能否从“专家友好”走向“大众可用”，这是决定其市场渗透斜率的关键要素。
第六章 应用场景深度剖析：从推荐系统到大语言模型
当前，HBM‑PIM 已初步在推荐系统推理领域证明了其商业价值。以 Meta 的 DLRM 为代表的深度学习推荐模型，其核心特点是参数量极多（通常数十 GB 至上百 GB 的嵌入表），但单次推理对嵌入查询的访问却极稀疏、不规则，导致 GPU 的计算利用率经常低于 10%，绝大部分时间都在等待内存随机的少量数据返回。三星团队在 Hot Chips 上披露的数据显示，通过将嵌入表完全驻留在带 PIM 的 HBM 中，利用 Bank 本地查找和局部归约，单次推理延迟降低了约 2.5 倍，同时整体系统功耗下降了 70%。这一结果使得 PIM 在广告、社交网络信息流排序等对延迟和成本都极为敏感的互联网超大规模业务中，具备了强烈的吸引力。
在大语言模型方面，PIM 的应用潜力更为深远，但技术挑战也更大。LLM 的推理可以分为两个阶段：预填充（prefill）和解码（decode）。解码阶段需要进行位置自回归生成，每一次 Token 生成的矩阵向量乘（GEMV）访问庞大的模型权重和不断增长的 KV Cache，访存强度极高。这正是 PIM 的理想战场。通过将 Attention 中的 QK^T 部分计算和部分 Feed‑Forward Network 的权值驻留在 PIM 内存中，可以大幅减少 GPU 与 HBM 之间的权重搬运。理论上，如果能够将 70B 参数模型的 80% 权重常驻 PIM，那么解码阶段的每 Token 时延将有望降至传统方案的一半以下，且每瓦特 Token 产出率将成倍增加。不过，LLM 计算图中频繁的重塑、拼接和动态掩码操作，对 PIM 脆弱的控制流能力提出了更严苛的要求，仍需硬件和编译器的协同改进。
除此以外，基因比对、分子动力学模拟、稀疏图处理等 HPC 应用中，大量随机细粒度访存和归约的 kernel 也天然契合 PIM 的存内归约特性。随着相关库的丰富，HBM‑PIM 将逐渐从特定 AI 扩展至通用科学计算领域，形成一个丰富的应用矩阵。
第七章 热管理、可靠性及硬件挑战
将计算逻辑植入 DRAM 堆叠内部，不可避免地面临热和可靠性的双重拷问。DRAM 存储单元对温度极为敏感，温度每升高 10°C，漏电流大致增加一倍，刷新频率必须相应加倍，从而进一步抬升功耗并恶化性能。HBM‑PIM 中，PCU 即使在轻度工作下，也会在有限区域内引入 0.5-1W 的额外功耗。由于 3D 堆叠结构的热阻主要集中在层间粘合材料和 TSV 横向散热路径不畅，Bank 内计算产生的小块热点可能使局部温度比平均温度高出 15-20°C，导致存储单元数据保持时间（Retention Time）缩短，必须升高刷新率或收缩部分性能，从而部分抵消存内计算带来的效率优势。
为解决这一问题，业界采取了多管齐下的策略。在设计层面，PCU 被专门设计为以内存流水线频率运行，其微架构极度简化，无猜测执行、无乱序，仅包含最简流水级，以降低瞬态功率尖峰。系统层面则引入智能任务调度算法，确保同一时刻只激活一部分 Bank 进行 PIM 运算，并通过交替刷新策略将计算和刷新错峰执行。在封装技术上，三星尝试在裸片之间加入高导热石墨片，并加强底部填充材料的导热系数，为垂直散热构建更通畅的路径。
可靠性方面，存内计算引入了新的故障模式。计算单元本身的晶体管老化、隧穿击穿可能导致计算结果出错，而错误计算结果若直接写回 DRAM 行，可能污染永久数据。因此，HBM‑PIM 通常集成了轻量级的纠错码（ECC）和验证机制，关键中间结果会进行双重计算或奇偶校验。此外，当 PCU 处于工作状态时，对同一 Bank 的并发读写冲突、以及计算期间外部主机的访问必须通过精巧的流水线控制来避免栅锁，这使得内存控制器的设计复杂度显著上升，并可能增加数纳秒的访问仲裁延迟。
第八章 竞争格局：存内计算的多条技术路线
HBM‑PIM 并非存内处理的唯一路径。整个存内计算（CIM）领域呈现出百花齐放的格局，各技术路线在成熟度、精度、密度和灵活性之间演绎着不同的权衡。
基于 DRAM 的 PIM（HBM‑PIM、DIMM‑PIM）：以三星、SK 海力士的 HBM‑PIM 和 UPMEM 的 DIMM 级存内处理器为代表，优势在于大容量、与现有 DRAM 工艺兼容，可直接利用成熟的 HBM 生态系统，量产基础最为坚实。然而，其计算密度受限于 DRAM 较为粗粒度的存储阵列，逻辑能力有限，适合高度规则、长时间驻留数据的任务。HBM‑PIM 天然与高端 GPU/FPGA 耦合，面向云端 AI 推理；而 DIMM‑PIM 则瞄准服务器主存的稀疏分析加速，两者形成高低搭配。
基于 SRAM 的 CIM：多由初创公司和学术界推动，将乘加器直接阵列式集成于大容量 SRAM 存储器中，实现数字或模拟域的超高并行度矩阵计算。其算力密度可达数十 TOPS/W，尤其适用于小批量、极低延迟的边缘 AI 推理。但 SRAM 单元面积大，单芯片容量一般限于几十 MB，难以承载大模型权重，更多与云端训练中的特征提取等阶段互补，而非直接替代 HBM‑PIM 的地位。
基于非易失性存储器（如 ReRAM、PCM、MRAM）的模拟 CIM：利用欧姆定律直接在交叉点阵列中完成矩阵乘法，理论上能效比可达数百 TOPS/W，被视为终极 CIM 形态。但由于器件变异、模数转换开销、写耐久性以及温度敏感性等问题，距离大规模量产尚远，短期内难以对 HBM‑PIM 构成直接竞争。三星、SK 海力士和台积电均在布局 ReRAM‑PIM 和 MRAM‑CIM，但仍处于工程样品阶段。
比较之下，HBM‑PIM 凭借在成熟度、与现有 AI 加速卡的无缝集成以及软件堆叠上的先发优势，在可见未来 3-5 年间将成为存内计算商业化的主流实现方式。
第九章 产业路径与商业采纳：从特殊芯片到平台标配
HBM‑PIM 的产业化进程将遵循从“特定加速器”到“通用平台模块”的演变路径。第一阶段（2021-2023）已由三星、AMD 等完成了概念验证和工程样品展示。三星与 AMD 联合测试的 Aquabolt‑XL 已在部分内部工作负载中得到印证。这一阶段的核心目标是证明兼容性——PIM 增强型 HBM 在物理尺寸、接口协议和电气特性上与标准 HBM 完全一致，能够直接插入现有 GPU 的 HBM 接口而不需修改基板或重新流片，极大降低了系统集成商的导入门槛。
第二阶段（2024-2026）是小批量专业应用，主要面向超大规模云厂商为其定制化推理加速卡。云厂商将 PIM‑HBM 与自研推理芯片（如 Google TPU、Amazon Trainium）结合，针对单一或少数几种内部模型深度优化，以获取极致的 TCO（总拥有成本）节约。SDK 和算子库也将在这一阶段逐步标准化，形成类似 CUDA 生态但侧重存内计算的分支。
第三阶段（2027 及以后）则有望进入大规模平台化。当机器学习编译框架（如 TVM、MLIR）能自动识别并分配 PIM 适配的子图，且 JEDEC 将 PIM 指令集纳入 HBM4 或之后的统一标准时，PIM 将成为每一块高性能计算芯片的“标配”，而不再是需要特殊订购的选项。到那时，HBM‑PIM 在市场中的角色将如同今日的浮点向量单元，成为所有人都习惯使用、甚至不再刻意提及的基础能力。
商业模式的变革同样值得关注。传统 HBM 供应商按 GB 售卖内存，而 PIM 提供了按“算力+容量”多维计价的可能。内存厂商未来可能根据 PIM 算力等级（例如 1 TOPS/HBM 堆栈）来定价，这将重新划分内存和处理器之间的利润池，并驱动产业链向着更垂直整合的方向演进。
第十章 投资视角：重构半导体价值链的机遇
HBM‑PIM 的崛起，正在半导体与数据中心价值链中催生新的投资逻辑和机会窗口。从硬件层面看，拥有 HBM+PIM 一体化设计和制造能力的 IDM 或 Fabless 将享有显著的结构性优势。三星凭借涵盖 DRAM 工艺、逻辑晶圆代工和先进封装的整合能力，在 HBM‑PIM 领域形成了先发闭环。SK 海力士则通过与英伟达、AMD 等 GPU 巨头深度绑定，在标准 HBM 市场上的支配地位可能顺延至 PIM 时代。对于代工厂如台积电而言，虽然在 DRAM 上直接介入有限，但其 CoWoS/InFO 先进封装技术是连接 HBM‑PIM 与主芯片的必经之路，封装环节的价值含量将进一步提高。
从软件和系统层面，谁能率先构建起类似 CUDA 的 PIM 编程生态壁垒，谁就能锁定长期利润。目前，三星的 PIM 运行时和编译器仍为闭源，但一旦开源或形成行业联盟标准，将以极快速度催化应用爆发。因此，关注编译优化、内存调度和分布式框架领域的创新型软件公司，可能会发现下一个类似 Mellanox 的高价值并购标的。同时，鉴于 PIM 带来的能效比质变，数据中心电力和冷却基础设施的需求曲线可能发生结构性改变，这也会间接影响相关行业的估值。
风险方面，技术演进的不确定性不可忽视。倘若未来出现革命性的互连技术（如光互连、CXL 内存池化）极大降低了片外数据传输成本，或者新型非易失忆组器 CIM 提前成熟，HBM‑PIM 的相对优势会被削弱。此外，开发工具链的推进速度如果不能满足 AI 框架快速迭代的步伐，PIM 恐将长期停留在“演示漂亮，落地困难”的境地，技术投资回报周期将被拉长。
第十一章 未来演进：PIM 与异构计算的下个十年
展望下一个十年，HBM‑PIM 将不再是一个孤立的加速器，而是异构计算体系中与 CPU、GPU、NPU 深度融合的智能内存层。随着 CXL（Compute Express Link）2.0 和 3.0 标准引入内存共享与池化能力，支持 CXL 接口的 PIM 内存模块将能够被多台主机直接访问，形成一种“内存对外提供计算服务”的分解式数据中心架构。在这种架构下，庞大的模型权重可以驻留在 CXL‑PIM 内存池中，不论是 GPU 还是 CPU，都通过 CXL 协议向其发出存内处理请求，实现真正的存算分离与池化，极大地提升硬件复用率和弹性扩展能力。
在芯片层级，PIM 将可能与集成光子学耦合。存储体内产生的大量部分和，可直接由片上光网络高速归约，取代传统的 HBM 金属互连和 TSV，从而完全打破 Bank 间归约的带宽瓶颈。届时，一个 HBM‑PIM 栈可能演变成一个大规模并行归约网络，每个存储库的计算结果都能以光速汇集，实现接近线性的集群级加速比。尽管这仍处于实验室阶段，但英特尔、Ayar Labs 等企业已经展示了光子互连与内存集成的可行性。
算法层面，PIM 专用的神经网络结构搜索（NAS）和自动量化技术将诞生。为了适配 PIM 内有限精度和简单控制流，模型将被自动裁剪和编译为 PIM 友好子图，确保模型精度损失控制在极小范围内。这场软硬件协同设计的深刻变革，将重新定义“高效模型”的边界，推动生成式 AI 和科学计算迈向更可持续的能效高峰。
第十二章 结论
HBM‑PIM 代表了计算架构演进中一次不容忽视的方向性拐点。它并非对现有体系的边际修补，而是从根本上回答了后摩尔时代最紧迫的一个问题：如何以可负担的功耗驯服百亿亿次规模的数据搬运。通过将计算根植于数据所在之处，HBM‑PIM 在特定负载下实现了近乎颠覆性的能效与带宽增益，其产业价值已在推荐系统中得到初步兑现，并朝着大语言模型推理、HPC 和数据库加速等更广阔的场景延伸。
与此同时，我们必须清醒地认识到，硬件能力只是方程的一边，软件生态、工具链、热工程和标准化进程将共同决定这一技术的最终天花板。三星第一代产品 2.5 倍性能提升和 70% 系统能效的成就，仅仅是序章。随着 HBM4 标准将 PIM 指令集纳入规范，以及主流 AI 框架完成原生适配，HBM‑PIM 有望在 2027 年前后进入大规模商用，成为未来智能算力基础设施的标配。
对于产业参与者和投资者而言，现在是理解、评估并提前布局 HBM‑PIM 及其生态的最佳时机。任何忽视这一存内计算浪潮的企业，都可能在未来六年内发现自己的芯片或数据中心方案，在能效天平上处于难以追赶的劣势。内存不再迟钝，它将学会思考。而这，正是 HBM‑PIM 向我们昭示的终极价值。