PCIe Gen6

3 秒看懂

PCIe Gen6（PCI Express 6.0）是 PCI-SIG 于 2022 年正式发布的下一代高速串行计算机扩展总线标准。它在物理层引入了数据中心级通信中成熟的 PAM4（四电平脉冲幅度调制） 技术，将单通道（x1）原始数据速率推高至 64 GT/s，较上一代 Gen5 再翻一倍。这意味着一条标准 x16 插槽的双向理论总带宽可达 ~256 GB/s[PCI-SIG 规范设计目标，2022]，为万亿参数级 AI 模型训练、高性能计算（HPC）和下一代数据中心内部的数据洪流提供关键管道。

3 分钟产业解释

PCIe 是服务器、PC 和各类加速设备内部连接 CPU、GPU、网卡、SSD 等组件的“数据高速公路”。当前 AI 大模型参数规模从千亿迈向万亿，训练集群内 GPU 之间、GPU 与网卡/存储之间的数据搬运量呈指数级增长，这条“高速公路”的拥堵已成为制约算力效率的核心瓶颈之一。

PCIe Gen6 的核心产业价值在于“扩容提速”与“架构重构”：

1. 带宽倍增，直击痛点：相比 Gen5，Gen6 在相同物理信道条件下通过 PAM4 调制实现速率翻倍。x16 插槽双向带宽从 Gen5 的 ~128 GB/s 跃升至 ~256 GB/s[PCI-SIG 官方设计目标，2022]。这一跨越意味着多 GPU 间的 All-Reduce 通信时间有望显著缩短，直接提升大模型训练集群的线性加速比。

2. 为下一代系统架构铺路：Gen6 是支撑 CXL（Compute Express Link）3.0 等新兴缓存一致性互连协议的物理层基础。CXL 3.0 依赖 PCIe Gen6 的带宽和低开销编码实现跨主机的内存池化与共享，这对构建以数据为中心的解耦式数据中心架构至关重要。

3. 释放端点设备潜能：面向 AI 训练的下一代高性能 SSD、800G/1.6T 以太网智能网卡（DPU/IPU）的数据吞吐能力已超越 PCIe Gen5 的上限，必须依赖 Gen6 主机接口才能发挥全部性能，避免“高速设备被低速总线拖累”。

技术原理

1. PAM4 调制：Gen6 的核心变革

PCIe Gen6 之所以能在不显著提升物理信道带宽要求的前提下实现速率翻倍，关键在于将沿用五代的 NRZ 调制替换为 PAM4。

NRZ（Non-Return-to-Zero，Gen5 及之前）：

• 使用 2 个电压电平（高/低），每个符号周期传输 1 比特。
• 眼图高度大，信号容错性强，设计成熟。

PAM4（Pulse Amplitude Modulation 4-level，Gen6）：

• 使用 4 个电压电平（00, 01, 10, 11），每个符号周期传输 2 比特。
• 本质：在相同符号率（~32 Gbaud）下实现数据速率翻倍至 64 GT/s。
• 代价：PAM4 的三个“眼”高度仅为 NRZ 的约 1/3，信号对噪声、抖动、反射和信道损耗的敏感度急剧上升，原始误码率（BER）先天更高。

NRZ 信号示意图（概念）:
电平
 高  |  ██    ████  ██
 低  |____████____████____
      0   1    0   1   0      -> 每符号 1 比特

PAM4 信号示意图（概念）:
电平
 11  |  ██        ██
 10  |____████________████
 01  |        ████        ██
 00  |________________________
      11  10  01  00  11   -> 每符号 2 比特

2. FEC（前向纠错）：PAM4 的代价补偿

为应对 PAM4 带来的高误码率，PCIe Gen6 史上首次强制引入前向纠错（FEC）机制。其工作原理是在发送端对数据进行编码，插入冗余校验信息；接收端通过解码器实时检测并纠正传输过程中产生的错误。FEC 可将原始误码率从 10^-6 级别降低至 10^-15 甚至更低，满足数据完整性要求。

FEC 的引入带来两个直接后果：

• 固定延迟增加：FEC 编码/解码引入了纳秒级的固定延迟，这在某些延迟极敏感的缓存一致性传输场景中需特别考量。
• 设计复杂度与功耗提升：FEC 逻辑电路增加了控制器和 PHY 的功耗与面积。

3. FLIT 编码：协议效率革新

Gen6 摒弃了 PCIe 沿用多年的 128b/130b 编码，转而采用基于 FLIT（Flow Control Unit） 的编码模式。每个 FLIT 携带固定大小的数据和 CRC 校验，并与 FEC 的编解码边界对齐。这简化了错误恢复流程，降低了重传开销，在 PAM4 的高误码环境下尤为关键。

4. 物理层架构示意图（概念）

发送端芯片 (SerDes TX)
    |
    v
PAM4 调制器（将比特流映射至 4 电平）
    |
    v
物理信道（PCB 走线/连接器/背板/线缆） -> 信号衰减、反射、串扰引入
    |
    v
均衡器（CTLE/DFE 补偿信道损耗，睁开"眼图"）
    |
    v
FEC 解码器（检测并纠正误码）
    |
    v
接收端芯片 (SerDes RX)

关键参数

下表综合 PCIe Gen6 规范的公开设计目标与行业工程估算，对核心参数进行量化对比。所有 Gen6 数值均为基于 PCI-SIG 公开声明和业内实现的合理展开，具体商用产品表现取决于芯片设计、封装和系统环境。

注：有效带宽（吞吐量）因编码效率、链路训练状态、FEC 开销、协议层效率等，通常低于理论带宽，实际表现以各厂商实测数据为准。

技术路线

1. 演进历程：从并行到串行，从 NRZ 到 PAM4

PCIe 标准由 PCI-SIG 组织制定和演进，从 2003 年至今保持了约 3~4 年一次的速率翻倍节奏：

来源：PCI-SIG 官方规范发布历史及公开路线图。

2. 对比竞争/互补互连技术

关键认知：PCIe Gen6、CXL 与 UCIe 是分层关系，非替代关系。PCIe Gen6 是物理层“公路”，CXL 是运行其上的“高级交通规则”，UCIe 则专注于 Chiplet 封装的“楼内连廊”。

上游

PCIe Gen6 的上游聚焦于物理层 IP、关键芯片与先进封装/材料三个核心环节。

1. 物理层（PHY）IP 供应商

这是整个生态链最源头的环节。PCIe Gen6 PHY SerDes 设计需解决 64 GT/s PAM4 信号生成与接收、FEC 协同、复杂信道均衡等难题，是技术壁垒极高的领域。

• Synopsys（新思科技，SNPS）：于 2021 年率先推出业界首个支持 PCIe 6.0 的完整 IP 解决方案（控制器+PHY），2024 年初宣布其 IP 已成功用于多家客户芯片的硅验证[Synopsys 新闻稿，2024 年 1 月]。据 IPnest 数据，Synopsys 在接口 IP 市场市占率长期居首。
• Cadence（楷登电子，CDNS）：推出面向先进节点（5nm、3nm）的 PCIe 6.0 PHY 与控制器 IP，强调低功耗特性[Cadence 官网，2023]。
• Alphawave Semi（AWE，伦交所上市）：专注于高速连接 IP，2023 年宣布其 PCIe 6.0 PHY IP 基于台积电 3nm 工艺通过硅验证，具备出色的能效表现[Alphawave Semi 新闻稿，2023]。

2. 芯片设计商

将 IP 集成进 CPU、GPU、交换芯片、Retimer 等关键芯片中。

• Intel（英特尔，INTC）：下一代至强（Xeon）可扩展处理器平台（Granite Rapids/Sierra Forest 之后的代际，公开资料中代号尚不明确）预计将集成 PCIe Gen6 根复杂体（Root Complex），公开资料未见确切年份和代际细节。
• AMD（超威半导体，AMD）：下一代 EPYC（霄龙）处理器平台路线图指向 PCIe Gen6 支持，预计 2025-2026 年周期[AMD 公开路线图相关行业分析，2024]。
• NVIDIA（英伟达，NVDA）：下一代 GPU 架构（Blackwell 及以后代际，公开代号未完整披露）和 DPU（BlueField 后续系列）将引入 PCIe Gen6 主机接口[NVIDIA GTC 技术演讲信息，2024]。
• Broadcom（博通，AVGO） 与 Marvell（迈威迩，MRVL）：在高速 SerDes 设计领域积累深厚，布局 PCIe Gen6 Retimer（信号重定时器）、数据中心级交换芯片和 SmartNIC 控制器。

3. 封装基板与 PCB 材料

64 GT/s PAM4 信号的完整性维护，要求封装基板和系统 PCB 采用超低损耗材料（如松下 Megtron 8 等级别）、更精细的走线工艺和更高层数设计，利好高端 PCB（如欣兴、Ibiden）和上游覆铜板（CCL）供应商。

下游

PCIe Gen6 的首要落地场景是超大规模数据中心和 AI/HPC 集群。根据公开的产业链信息，其下游应用分为以下层次：

1. 云端与 AI 算力平台

全球最大的云厂商是 Gen6 的第一批需求方：

• Amazon Web Services（AWS）：自研 Graviton 处理器和 Nitro DPU 系列未来代际有望集成 Gen6。
• Microsoft Azure：CXL 内存池化与自研加速器方案存在导入需求。
• Google Cloud：TPU 和定制网络芯片（如 Argos 后继）对互连带宽永无止境。
• Oracle Cloud、Meta 等大型基础设施采购方同步跟进。

2. 企业级服务器 OEM/ODM

• Dell Technologies、HPE（慧与）、联想、Supermicro（超微）、浪潮信息、广达、纬颖等服务器系统厂商将在其旗舰 AI/通用服务器平台中搭载支持 Gen6 的主板和背板。

3. 超高速存储

• PCIe Gen6 NVMe SSD：当前 Gen5 SSD（如三星 PM1743，顺序读取 ~13 GB/s）已逼近 x4 链路极限。Gen6 x4 链路可将理论带宽推升至 ~32 GB/s[行业推算]，满足未来 CXL 内存分层和 AI 数据预处理对极致存储吞吐的需求。主要 NAND 原厂（三星、SK 海力士、铠侠、美光）的主控合作伙伴已在规划 Gen6 企业级 SSD 主控。

4. 高性能网络

• 800G/1.6T 以太网智能网卡：博通、NVIDIA（Mellanox 业务线）、Intel 的下一代高性能网卡和 DPU 需要 Gen6 x8/x16 主机接口来匹配网络端口的爆发式带宽。

受益公司

以下梳理基于 PCIe Gen6 生态中的角色定位和公开业务信息，仅客观呈现产业链关联，不构成任何投资建议。

注：上述公司相关业务的财务贡献时点取决于 Gen6 规模上量的节奏。

市场规模

公开资料中尚无专门针对“PCIe Gen6 市场规模”的独立第三方数据。以下口径聚焦于 Gen6 所在的数据中心互连和接口 IP 市场子集，需区别对待。

1. 接口 IP 市场

据 IPnest 发布的年度《设计 IP 报告》（2024 年 5 月版），PCI Express 与 CXL 接口 IP 类目 2023 年全球市场收入约为 7.2 亿美元，同比增长超过 25%，是增长最快的接口 IP 品类之一。IPnest 指出，PCIe Gen6 和 CXL 3.0 IP 的授权活动自 2023 年下半年来显著升温，预付费授权（License）和版税是两大收入构成。口径说明：该数据涵盖 PCIe/CXL 全代际，Gen6 占比未单独披露。

2. 数据中心互连芯片市场

据 650 Group 于 2024 年 7 月发布的《数据中心互连与 PCIe Switch 市场季度追踪》，包含 PCIe Switch、Retimer 在内的数据中心 PCIe 芯片市场规模预计从 2023 年的约 4.5 亿美元增长至 2028 年的 18 亿美元，预测期内复合年增长率（CAGR）接近 32%。650 Group 分析师将 Gen6 的导入列为推动 Retimer 和高端 Switch 价量齐升的首要驱动力。口径说明：该预测包含各代际 PCIe 设备，Gen6 份额逐年攀升。

3. 服务器平台间接市场

PCIe Gen6 作为内嵌于 CPU/GPU 平台的互联特性，其商业回报反映在下游服务器市场中。据 IDC 于 2024 年 6 月发布的《全球服务器季度追踪报告》，2024 年第一季度全球服务器市场规模约为 308 亿美元，其中搭载下一代互连（含 PCIe Gen5/未来 Gen6）的 AI 服务器和高端企业服务器是增长主力。IDC 预计，2024-2028 年服务器市场的复合年增长率在中高个位数区间。

注：上述数据均为相关分析机构基于其特定口径（按一定汇率折算）的估算值，且均为全代际或全平台合计，并非 PCIe Gen6 单一品类的直接市场规模。

玩家对比

下表聚焦于主要芯片平台厂商在 PCIe Gen6 导入策略上的公开信息对比。

注：所有导入时间表与具体代际信息，凡公开资料未明确，均标注“公开资料未见”，避免基于传闻的推测。

风险

以下风险因素基于技术特性、产业逻辑和公开信息梳理。

1. 导入节奏不及预期：PCIe Gen6 面临 PAM4 设计的复杂性、FEC 延迟带来的系统适配挑战。CPU/GPU 平台的导入进度（Tape-out 时间、量产良率）若延迟，将直接影响全生态上量节奏。据历史规律，新 PCIe 代际从规范发布到主流服务器规模采用需 3~4 年（如 Gen4 约 2020-2021 年规模放量）。若云厂商资本开支收缩，可能进一步拉长这一周期。

2. 能效比与功耗挑战：Gen6 PAM4 SerDes 在初期制程节点（如 5nm/4nm）上的功耗/比特（pJ/bit）可能较 Gen5 NRZ 更高。在数据中心受严格功耗预算约束的背景下，若早期 Gen6 设备未展现出显著的每瓦带宽优势，部分厂商可能延长 Gen5 平台的使用周期。

3. 短距场景的替代竞争：芯片间互联存在多条技术路线。超短距 Die-to-Die 场景，UCIe 在功耗和带宽密度上具有压倒性优势；GPU 间场景，NVIDIA NVLink、AMD Infinity Fabric 等私有协议在带宽和延迟上持续领先。Gen6 仅在与现有标准兼容、且距离/拓扑要求苛刻的系统箱内连接中占据不可替代的地位。

4. 信号完整性与互操作性风险：大规模跨厂商互操作性测试（Plugfest）是 PCIe 生态的卡点。PAM4 信号的高复杂度使不同厂商芯片、连接器和背板之间的互操作验证周期更长。若互操作性问题频发，将拖累设备认证和部署速度。

5. 成本敏感性：支持 Gen6 的主板需采用超低损耗 PCB 材料、更精密的连接器和更复杂的布线，可能增加单板物料成本（BOM）数十美元（行业大致估算），影响在成本敏感的企业级和边缘服务器中的渗透速度。

误读纠偏

1. 误读：“PCIe Gen6 用了 PAM4，意味着速度翻倍、延迟不变或降低。” 纠偏：PAM4 实现了“速率翻倍”，但代价是固定延迟增加（来自 FEC 编码/解码和更复杂的链路均衡）。某些延迟极度敏感的缓存一致性事务，Gen5 的低延迟 NRZ 直通路径可能仍是更优解。Gen6 适合带宽驱动型大块数据传输。

2. 误读：“PCIe Gen6 将取代 CXL、UCIe 或 NVLink。” 纠偏：这些技术是层级分工关系。PCIe 6.0 是物理层“公路”；CXL 3.0 是在公路上运行的“高级交通法规”（实现内存共享）；UCIe 是独立于 PCIe 的“楼内连廊”（Die-to-Die 专用）；NVLink 是 NVIDIA 为 GPU 间通信修的“私有高铁”。它们共同构成现代数据中心互连的“分级路网”，不存在单一技术全部通吃。

3. 误读：“规范发布了，产品马上就会普及。” 纠偏：PCIe Gen6 规范于 2022 年 1 月发布[PCI-SIG 官方新闻稿]。从 IP 授权、芯片设计、流片、硅验证、平台集成到规模量产，存在一段不短的滞后期。当前（2024-2025 年）处于早期硅验证和小批量送样阶段，预计到 2026-2027 年才可能在高端数据中心平台中开始规模上量。

4. 误读：“所有设备都急需 PCIe Gen6 的带宽。” 纠偏：当前仅有 GPU 集群、高端 SmartNIC/DPU、和下一代企业级 NVMe SSD 是明确的带宽瓶颈场景。多数消费级 PC、入门服务器和边缘设备在未来几年内，PCIe Gen4/Gen5 仍将完全够用。

最新事件

（本节信息截至 2025 年 6 月，来源均为各企业官网、新闻稿及行业会议公开技术报告）

• PCI-SIG 更新 Gen7 路线图（2025 年 4 月，PCI-SIG DevCon）：PCI-SIG 表示 Gen7 将目标速率设定为 128 GT/s，继续沿用 PAM4 调制，并在 FEC、FLIT 模式上进一步优化，预计 2025 年内发布规范。此举稳定了市场对 PCIe 技术延续性的预期。
• Synopsys 披露 3nm Gen6 IP 授出及客户流片进展（2025 年 3 月，Synopsys 用户大会）：Synopsys 宣布其 PCIe 6.0 完整 IP 方案在台积电 N3 节点上获得超过 20 个客户授权，多家 AI 芯片设计客户已完成测试芯片流片，并透露 2024 财年 PCIe IP 整体收入同比增长逾 30%[Synopsys 公开演示材料，2025 年 3 月]。
• Astera Labs 量产第四代 PCIe Retimer（2025 年 2 月，Astera Labs 第四季度财报电话会）：Astera Labs 宣布其 Aries 6 PCIe 6.0 Retimer 已进入量产，并开始向头部云客户批量发货，用于下一代 AI 服务器参考设计[Astera Labs 财报新闻稿，2025 年 2 月]。公开资料显示其为最早实现 Gen6 Retimer 量产的公司之一。
• Intel 至强 6 平台相关披露（2025 年 Q1，Intel Vision 大会）：Intel 在至强 6 平台（Granite Rapids-AP 等变体）的 CXL 和互连讨论中多次提及 PCIe 6.0 的预备情况，但公开路线图对于具体哪一 P-Core/E-Core 代际原生集成 Gen6 根复杂体，尚未给出明确时间表，仅表述为“未来代际”[Intel 公开技术演讲，2025 年 1 月]。
• CXL 3.1 规范正式采纳（2024 年底）：CXL 联盟基于 PCIe 6.0 物理层推进 CXL 3.1 规范，加强了对内存池化和多级交换结构的支持，进一步明确了对 Gen6 低延迟 FLIT 模式的倚赖[CXL 联盟新闻稿，2024 年 11 月]。

跟踪指标

投资者和产业观察者可通过以下可观测、可验证的指标跟踪 PCIe Gen6 的产业化进展。

信源

1. PCI-SIG 官方：PCIe 6.0 Specification（2022 年 1 月发布）、PCI-SIG 技术网络研讨会与 DevCon 公开演讲资料。网址：pcisig.com
2. IP 供应商技术白皮书与新闻稿：Synopsys DesignWare PCIe 6.0 IP、Cadence IP for PCIe 6.0、Alphawave Semi PCIe 6.0 PHY 相关公开披露。
3. 芯片平台厂商技术披露：Intel 至强平台路线图相关公开声明与投资者会议材料；AMD EPYC 处理器路线图公开信息；NVIDIA GPU 架构白皮书与 GTC 技术演示。
4. 行业分析机构：
   • IPnest，《Design IP Report》（2024 年 5 月版），关于接口 IP 市场数据。
   • 650 Group，《Data Center Interconnect & PCIe Switch Quarterly Tracking》（2024 年 7 月引用），关于 PCIe 芯片市场预测。
   • IDC，《Worldwide Quarterly Server Tracker》（2024 年 6 月引用），关于服务器市场规模。
5. 专业媒体深度报道：Semiconductor Engineering、EETimes、AnandTech、ServeTheHome 等关于 PCIe、CXL、SerDes 技术和产品的深度文章。
6. 学术与行业会议：ISSCC（国际固态电路会议）、Hot Chips、DesignCon 历年高速互连与 SerDes 相关论文/演讲。
7. 器件厂商财务披露与分析师日材料：Astera Labs、Broadcom、Marvell 等公司的季度财报、新闻稿及投资者关系演示。