电源规划 (Power Planning)

3 秒看懂

电源规划是芯片物理设计与系统基础设施中的”血管系统设计”——在芯片层面，它决定电源/地网络的金属网格拓扑、线宽、过孔密度与去耦电容布局；在数据中心层面，它决定从变电站到机架（rack）的配电架构、功率密度与冗余策略。AI 芯片功耗动辄数百瓦（单卡级别，估算 300–1000W 量级），电源规划的质量直接决定芯片能不能”跑得稳”、机房能不能”撑得住”。

3 分钟产业解释

为什么现在谈电源规划？

三个驱动力把电源规划从”后台配角”推到产业聚光灯下：

1. 芯片功耗飙升：大模型训练时代，单颗 AI 加速器功耗从早期不足 100W 级别攀升至数百瓦（如 NVIDIA H100 TDP 约 700W，B200 估算 TDP 约 1000W [NVIDIA 官方产品页]），后端 PDN（Power Delivery Network）设计难度指数级上升。

2. 供电链路每一代都在涨价：从机架外 PDU → 机架内 busbar → 板级 VRM → 封装内再分布层 → 芯片片上电源网格，每一级都有 IR drop、效率、热管理的 trade-off。供电相关 BOM 在 AI 服务器中的占比持续上升 [供应链估算]。

3. 数据中心电力成为稀缺资源：一个万卡集群的功耗可达数十 MW 级 [行业估算]，选址、变电、液冷基础设施的前置规划周期拉长至 2–3 年。电力不再是”接上线就行”，而是需要提前锁定的产能。

简单说：芯片层面的电源规划决定芯片能不能正常工作（IR drop / EM 不达标 = 芯片废片）；系统/数据中心层面的电源规划决定基础设施投得起、供得上、散得了热。

15 分钟专家深入

两个层面的电源规划

电源规划至少覆盖两个截然不同但紧密关联的层面：

AI 时代的核心矛盾：芯片功耗涨速 > 配电基础设施扩容速度。这导致：

• 48V 板级配电逐步替代传统 12V 以降低传输损耗（电流减小约 4 倍，I²R 损耗大幅下降）[定性物理推导]
• 封装内供电（on-package voltage regulator）成为前沿方向，将 VR 从板级搬入封装/interposer，缩短供电路径
• 数据中心”电力先于算力”——先锁电力审批，再定集群规模

技术原理

一、芯片级电源分配网络 (PDN)

┌──────────────────────────────────────────────┐
│              芯片电源 PDN 分层结构             │
│                                              │
│  外部供电 (板级 VRM 输出)                      │
│       │                                      │
│       ▼                                      │
│  封装层 (BGA ball / C4 bump / 基板金属层)      │
│       │                                      │
│       ▼                                      │
│  芯片再分布层 (RDL) / I/O 电源环               │
│       │                                      │
│       ▼                                      │
│  片上顶层金属 (M_top, 最厚最宽)                │
│       │                                      │
│       ▼                                      │
│  中间金属层 (交错正交网格 mesh)                 │
│       │                                      │
│       ▼                                      │
│  底层金属 → 标准单元 VDD/VSS pin               │
│                                              │
│  去耦电容 (decap cells) 分布在各层空隙         │
└──────────────────────────────────────────────┘

关键设计参数与机制：

1. IR Drop（电压降）

   • 原理：电流流过金属互连的有限电阻产生压降 V_drop = I × R
   • 目标：典型要求动态 IR drop 不超过供电电压的 5%–10% [业界通用经验值]
   • AI 芯片挑战：峰值电流可达数百安培（封装级），局部热点区域（如大核心 SRAM bank 密集区）IR drop 尤为严重
   • 分析工具：静态 IR drop（Vectorless）与动态 IR drop（基于活动因子的时序仿真）

2. 电迁移 (Electromigration, EM)

   • 原理：高电流密度下金属原子沿电子流方向迁移，长期导致开路或短路
   • 关键约束：电流密度上限 J_max（与金属层、温度、线宽相关，具体值取决于 foundry PDK）
   • AI 芯片影响：大电流 + 高结温 = EM 风险倍增，需要更宽的电源走线和更多的 via

3. PDN 阻抗与去耦策略

   • 目标：在目标频率范围内将 PDN 阻抗 (Z_target) 控制在足够低的水平
   • Z_target ≈ V_dd × ripple% / I_transient
   • 去耦电容分层部署：片上 decap cell（最快响应，fF–pF 级）→ 封装层电容 → 板级 bulk 电容（μF–mF 级）
   • AI 芯片动态功耗摆幅大（计算/空闲态切换），对 PDN 瞬态响应要求更高

4. 电源网格拓扑选择

   • Mesh 结构：正交金属层交替方向，均匀覆盖，是主流方案
   • Stripe 结构：在关键区域加粗电源条带，适合非均匀功耗分布
   • AI 芯片通常采用 混合策略：全局 mesh + 局部 stripe 增强

  ┌──VDD stripe──┐   ┌──VDD stripe──┐
  │               │   │               │
  ├─── GND mesh ──┤───├─── GND mesh ──┤
  │               │   │               │
  ├─── VDD mesh ──┤───├─── VDD mesh ──┤
  │               │   │               │
  └──GND stripe──┘   └──GND stripe──┘

二、板级与系统级电源设计

  AC/DC PSU          48V Bus         Board-Level         Package
  (变电站→机架)       (机架内)         VRM (多相)          PDN
  ┌────────┐    ┌──────────┐    ┌──────────────┐    ┌─────────┐
  │ 变压器  │───▶│ 48V 母线 │───▶│ 多相 Buck VR │───▶│ 芯片PDN │
  │ UPS    │    │ PDU/BBU  │    │ (封装/板级)  │    │         │
  └────────┘    └──────────┘    └──────────────┘    └─────────┘
       ↑              ↑               ↑
    冗余设计       48V vs 12V     高效率 & 瞬态响应

48V 直供 vs 12V 配电：

• 传统 12V 配电在高功率卡上电流巨大（如 700W @ 12V ≈ 58A），铜损显著
• 48V 配电电流降低约 4 倍（同功率），线缆/铜排截面需求大幅减小
• Google 在其数据中心最早推广 48V 机架级配电 [公开技术分享]，NVIDIA DGX 系列亦采用 48V 输入设计

多相 VRM 设计：

• AI 加速卡通常采用 16–32 相甚至更多相的 VRM 拓扑（估算，依具体产品而定）
• 每相分担电流，降低单颗 MOSFET 热应力
• 封装内集成 VR（如 NVIDIA 在部分产品中探讨的方案 [行业报道，未充分披露细节]）可进一步缩短供电路径

三、数据中心级电源规划

技术演进史

关键里程碑：

• 背面供电 (Backside Power Delivery Network, BSPDN)：将电源网络移至晶圆背面，正面仅保留信号布线，释放布线资源并降低 IR drop。Intel 在其先进节点路线图中提及 BSPDN 方案 [Intel 公开技术路线图]，台积电亦有相关技术布局 [行业报道]。
• 3D 堆叠供电：HBM 堆叠本身通过 TSV 供电，未来逻辑-逻辑 3D 堆叠对垂直供电提出更高要求。

技术路线对比

芯片级 PDN 设计方法对比

系统级配电架构对比

上下游

上游 (材料/设备/工具)               中游 (设计/制造)              下游 (应用)
┌──────────────┐              ┌──────────────────┐         ┌───────────────┐
│ EDA 工具      │              │ 芯片设计公司       │         │ AI 训练集群    │
│ (Synopsys     │─────────────▶│ (PDN 设计/验证)   │────────▶│ AI 推理数据中心 │
│  Cadence      │              │                   │         │ HPC           │
│  Ansys)       │              │ 封装/先进封装厂    │         │ 云计算         │
├──────────────┤              │ (CoWoS, EMIB 等)  │         ├───────────────┤
│ VRM/电源器件  │              ├──────────────────┤         │ 数据中心建设   │
│ (Infineon,    │─────────────▶│ 服务器 ODM/OEM    │────────▶│ (电力基建)     │
│  TI, MPS,     │              │ (板级供电设计)     │         │               │
│  Monolithic   │              │                   │         │               │
│  Power)       │              │ 数据中心集成商     │         │               │
├──────────────┤              │ (配电系统交付)     │         │               │
│ 电力基础设施  │─────────────▶│                   │         │               │
│ (变压器,UPS,  │              └──────────────────┘         └───────────────┘
│  发电机等)    │
└──────────────┘

核心供应商梳理（定性）：

• EDA 工具：Synopsys (RedHawk 系列用于 IR drop/EM 分析)、Cadence (Voltus)、Ansys (Redhawk-SC 的合作开发方) [各厂商公开产品信息]
• VRM/电源 IC：Infineon、Texas Instruments (TI)、Monolithic Power Systems (MPS)、Renesas 等 [行业公开信息]
• 数据中心电力设备：施耐德 (Schneider)、伊顿 (Eaton)、Vertiv、华为数字能源等
• PCB/封装基板：味之素 (ABF 膜)、Ibiden、Shinko 等

关键指标

芯片级 PDN

系统/数据中心级

供需与市场数据

⚠️ 以下数据来源于公开行业报告、券商研报或供应链估算，口径不一，仅供定性参考，非精确定量数据。

宏观趋势：

• 全球数据中心电力需求因 AI 负载快速增长，主要云厂商均在加大电力基础设施投资 [多家云厂商财报/资本开支指引]
• 数据中心新建/扩建项目审批中，电力容量成为最常见的瓶颈约束 [行业共识]
• 北美、欧洲部分地区出现变电站排队等待接入的现象 [新闻报道]

供电相关产业链市场（定性判断）：

• VRM/电源管理 IC：AI 加速卡单卡电源 BOM 估算较传统服务器卡有显著提升，电源 IC 厂商受益 [供应链估算]
• PCB 电源层设计复杂度上升：多层 PCB、厚铜、嵌入式电容等需求增长
• 数据中心配电设备（PDU、UPS、变压器）：订单排期拉长 [行业报道]
• 液冷系统与供电系统的耦合设计成为新增量

建设周期瓶颈：

• 电力基础设施（变电站、输电线路）建设周期 1–3 年，远长于服务器采购/部署周期（数月）
• 这意味着算力扩张的节奏实质上受电力基础设施前置规划约束

代表公司与资本映射

以上仅为产业链关联梳理，不构成投资建议。

投资逻辑

核心逻辑链

AI 模型规模↑ → 芯片功耗↑ → 单卡电源 BOM↑ + 数据中心电力基建投入↑
                                    │                    │
                                    ▼                    ▼
                          电源 IC / VRM 厂商受益     数据中心基建供应链受益
                          (MPWR, IFX, TXN 等)       (VRT, ETN, 华为等)
                                    │
                                    ▼
                          EDA 工具需求↑ (PDN 分析更复杂)
                          (SNPS, CDNS)

细分投资视角

1. 确定性较高：

   • 电源管理 IC / 功率器件：AI 芯片功耗上升是确定趋势，单卡电源 BOM 提升（估算每代提升 30%–100%），电源 IC 厂商订单确定性较强
   • 数据中心电力设备：主要云厂商资本开支指引持续上调，电力设备需求随之增长

2. 弹性较大但不确定性也大：

   • EDA 功率分析工具：AI 芯片 PDN 设计复杂度提升，但 EDA 工具收入占比在总营收中相对较小
   • 新型配电架构（48V 直供、封装内 VR）：技术路线尚未完全收敛，商业化进度有不确定性

3. 长期主题：

   • 背面供电 (BSPDN)、3D 堆叠供电等下一代技术：可能重塑 PDN 设计方法论，但距大规模量产仍有距离

风险点

• AI 投资周期性波动导致算力建设放缓
• 电力基建投资回报周期长，政策风险
• 新型供电架构的技术风险（BSPDN 量产良率、封装内 VR 可靠性等）

常见误读纠偏

❌ 误读一：“电源规划只是画电源线，技术含量不高”

纠偏：芯片级 PDN 设计是一个高度复杂的多物理场协同优化问题——需要同时考虑电磁学（IR drop/EM）、热学（金属层温度影响电阻率和 EM 寿命）、信号完整性（电源噪声耦合到信号线）和面积约束。一颗先进 AI 芯片的 PDN 签核可能需要数十轮迭代，动用数千 CPU 小时的仿真。这不是”画线”，而是芯片能不能流片成功的关键约束之一。系统级的电源规划则涉及电力工程、热管理、可靠性工程的交叉，复杂度同样很高。

❌ 误读二：“有了先进工艺节点，PDN 问题就自然解决了”

纠偏：先进工艺节点（如 N3/N2）带来的影响是双面的：

• 金属层更薄更窄 → 单位长度电阻上升 → 同电流下 IR drop 更大
• 晶体管密度提高 → 更多逻辑同时翻转 → 局部瞬态电流更高
• 结温管理更难 → EM 约束更紧

因此，先进工艺节点的 PDN 设计挑战更大而非更小。背面供电 (BSPDN) 正是为了缓解这一矛盾而提出的。

❌ 误读三：“AI 芯片功耗高，只要加大电源就行”

纠偏：盲目加大供电能力不解决问题，甚至适得其反：

• 更大电流 → 更大 IR drop → 需要更宽的金属走线 → 挤占布线资源
• 更大电流 → 更高电磁干扰 (EMI) → 影响信号完整性
• 更高功耗 → 更高温度 → 电阻率上升 → IR drop 进一步恶化（正反馈循环）

正确思路是系统性协同优化：芯片架构（功耗分布均匀化）+ PDN 设计（优化网格拓扑）+ 封装（缩短供电路径）+ 板级（高效 VRM）+ 散热（液冷降低结温从而降低电阻率和 EM 风险）。

❌ 误读四：“数据中心电源规划就是买更多 UPS 和变压器”

纠偏：数据中心电源规划是一个贯穿选址→设计→建设→运维全生命周期的系统工程。它不仅包括设备采购，还涉及：变电站接入容量审批、配电架构选择（效率 vs 冗余的 trade-off）、液冷与供电的耦合设计、可再生能源接入、电力采购策略（长期 PPA）等。尤其在 AI 场景下，单柜功率密度从传统 ~10kW 跃升至 50–100+ kW [行业估算]，整个机房级的配电设计方法论都需要重新审视。

学习路径

入门级

1. 概念建立：了解什么是 PDN、IR drop、EM 的基本物理含义
2. 推荐阅读：Howard Johnson 的《High Speed Digital Design》中关于电源分配的章节（经典入门）
3. 工具认知：了解 Synopsys RedHawk / Cadence Voltus 的基本功能定位

进阶级

4. 芯片 PDN 设计流程：学习完整的电源规划 flow——floorplan → power ring → mesh 生成 → IR drop 分析 → EM 检查 → 修复迭代
5. 封装级 PDN：了解 CoWoS、InFO 等先进封装中的再分布层 (RDL) 供电设计
6. 系统级 PDN：学习板级 PDN 阻抗分析（目标阻抗法）、VRM 选型、多相供电拓扑

专家级

7. 先进架构研究：跟踪背面供电 (BSPDN)、3D 堆叠供电的最新进展
8. 多物理场协同：IR drop × 热分析 × EM 的耦合仿真方法
9. 数据中心架构：48V 直供、液冷-供电耦合设计、电力市场经济学

一句话总结

电源规划是 AI 时代从芯片到数据中心的”隐形基建”——芯片跑不跑得稳、集群撑不撑得住、电力投不投得起，答案都藏在 PDN 设计和配电架构的每一个工程决策里。

延伸阅读与来源

免责声明：本文为技术概念学习资料，不构成任何投资建议。文中涉及的公司、产品仅为产业关联梳理。具体技术规格以各厂商官方披露为准，无明确来源的数字均为定性估算，标注 [估算] 或 [行业估算]。