TFLOPS/W（每瓦特万亿浮点运算次数）
3 秒看懂
一句话：TFLOPS/W 衡量的是”每消耗一瓦电，芯片能做多少万亿次浮点计算”——数字越大，芯片越省电且算力越猛。
它是 AI 芯片 能效比（energy efficiency） 最核心的单一量化指标，直接决定数据中心的电力成本、散热设计和部署密度。当 AI 训练与推理的算力需求以指数级增长、而机房电力供给成为硬约束时，TFLOPS/W 就是”每一分钱电费产出多少智能”的标尺。
3 分钟产业解释
为什么现在所有人都在谈 TFLOPS/W？
背景一：算力需求指数飙升，电力成为硬瓶颈。 大语言模型（LLM）训练的计算量自 GPT-3 以来以 2-3 年一个数量级的速度增长。一个前沿模型的训练能耗可达数十兆瓦时（MWh），对应数百吨 CO₂。全球数据中心总用电量已占全球电力消耗的 1-2%[IEA 估算]，且仍在快速增长。当每栋数据中心大楼的供电容量被锁定在几十 MW 时，TFLOPS/W 直接决定”同样的电，能训练多大的模型”。
背景二：采购决策的”硬通货”。 对云厂商（AWS/Azure/GCP）和超大规模数据中心运营商而言，服务器采购决策的核心逻辑是 TCO（总拥有成本）。TCO 中电费（含散热）通常占 30-40%[行业估算]。TFLOPS/W 越高，相同机柜功率预算下能部署的算力越多，每单位算力的边际成本越低。这使得 TFLOPS/W 成为英伟达、AMD、Google 等厂商产品发布会的核心宣传指标。
背景三：推理侧的效率竞赛。 随着 AI 推理（inference）需求因应用落地而爆发式增长，推理场景对 TFLOPS/W 的敏感度甚至高于训练。推理工作负载通常受延迟和吞吐约束，且 7×24 小时运行，总能耗巨大。因此，推理芯片（如 NVIDIA L4、Google TPU v5e、Groq LPU 等）的设计首要目标就是最大化低精度（FP8/INT8/FP4）下的 TFLOPS/W。
核心公式
TFLOPS/W = 芯片峰值浮点算力 (TFLOPS) / 芯片热设计功耗 TDP (Watt)
看似简单，但每一个因子都暗藏陷阱——下面逐一拆解。
15 分钟专家深入
一、为什么这个指标”看起来简单，用起来复杂”
TFLOPS/W 作为单一比值，天然存在以下局限：
| 维度 | 陷阱 | 实际影响 |
|---|---|---|
| 精度选择 | 同一芯片在 FP64 vs FP8 下的 TFLOPS 可差 10-60 倍 | 必须比较同一精度下的 TFLOPS/W |
| Dense vs Sparse | 结构化稀疏（2:4）可将标称算力翻倍，但实际模型利用率取决于稀疏度 | 需注明是否含稀疏加速 |
| 峰值 vs 持续 | 峰值 TFLOPS 假设所有计算单元满载，实际工作负载 MFU（Model FLOPS Utilization）通常仅 30-60%[业界经验] | 峰值 TFLOPS/W 大幅高估真实能效 |
| 芯片级 vs 系统级 | 芯片 TDP 不含 HBM 功耗、电源转换损耗、散热风扇等 | 系统级 TFLOPS/W 通常比芯片级低 20-40%[行业估算] |
| 计算 vs 访存密集 | 受 HBM 带宽瓶颈约束时，增加算力单元无法提升有效吞吐 | 需同时关注算力/带宽比（Op/Byte，即 AI 基准强度） |
关键洞察：真正有意义的能效指标不是峰值 TFLOPS/W，而是 “有效算力/W”——即在特定工作负载下，单位功耗实际完成的有用计算量。这取决于芯片架构、软件栈、模型结构和部署方式的综合效率。
二、不同精度下的 TFLOPS/W 差异极大
AI 工作负载中主流的计算精度及其能效意义：
| 精度 | 典型用途 | 相对算力倍率（以 FP32 为基准） | TFLOPS/W 意义 |
|---|---|---|---|
| FP64 | 科学计算、部分仿真 | ~0.5× | AI 领域不常用，但 HPC 采购时重要 |
| FP32 | 传统深度学习（已非主流） | 1× | 基准参照 |
| TF32 | NVIDIA 引入的默认训练精度（Ampere+） | ~2-8×（取决于架构） | 训练场景的重要指标 |
| BF16/FP16 | 混合精度训练主力 | ~2-16× | 训练能效的核心参考 |
| FP8 | 推理/部分训练加速（Hopper+） | ~4-32× | 推理能效的关键指标 |
| FP4 | Blackwell 架构推理 | ~8-25× | 新一代推理能效前沿 |
| INT8/INT4 | 推理量化部署 | ~4-32× | 边缘/服务器推理的效率基准 |
核心原则：比较 TFLOPS/W 时，必须在相同精度下进行。一个芯片在 FP8 下的 TFLOPS/W 可以比 FP16 下翻倍，但这不意味着”效率提升了”——只是算力定义变了。
三、代际能效演进的定量趋势
以下数据基于各厂商公开发表的规格书，均为芯片级峰值，不含系统级损耗。标注 [厂商公开规格] 的为官方数据，[推算] 的为基于公开规格计算得出。
NVIDIA GPU 数据中心产品线（以 FP16 Dense Tensor Core TFLOPS 为主要参考）：
| 产品 | 架构 | 制程 | TDP (SXM) | FP16 Dense TFLOPS | FP16 TFLOPS/W | 来源 |
|---|---|---|---|---|---|---|
| V100 | Volta | 12nm (TSMC) | 300W | ~125 | ~0.42 | [厂商公开规格] |
| A100 80GB | Ampere | 7nm (TSMC N7) | 400W | ~312 | ~0.78 | [厂商公开规格] |
| H100 SXM | Hopper | 4nm (TSMC 4N) | 700W | ~989 | ~1.41 | [厂商公开规格] |
| H200 SXM | Hopper | 4nm (TSMC 4N) | 700W | ~989 | ~1.41（算力与H100同，内存升级） | [厂商公开规格] |
| B200 | Blackwell | 4NP (TSMC) | ~1000W [公开报道] | 未充分披露完整精度明细 | 厂商宣称代际提升 | [厂商发布会] |
注意：
- 上述 FP16 TFLOPS 为 dense（不含 2:4 结构化稀疏），含稀疏后数字翻倍。
- B200 的完整公开规格数据在撰写本文时仍存在多源不一致，此处不编造具体数字。
- NVIDIA 宣称 Blackwell 在 FP8 精度下训练性能相对 Hopper 提升约 2-3 倍，但这一表述混合了架构改进、制程提升和新增 FP4 支持等多种因素 [NVIDIA GTC 2024 公开表述]。
其他厂商代表产品（定性/估算）：
| 产品 | 厂商 | 定位 | TFLOPS/W 特征 |
|---|---|---|---|
| MI300X | AMD | AI 训练/推理 GPU | FP16 dense 约 1,307 TFLOPS / ~750W TDP ≈ 1.74 TFLOPS/W [厂商公开规格推算]，理论能效比 H100 略高 |
| TPU v5e | 推理优化 ASIC | Google 公布其 BF16 推理能效为同代 GPU 的若干倍，具体 TFLOPS/W 未直接公开 [Google Cloud 官方博客定性表述] | |
| Gaudi 3 | Intel | AI 加速器 | 未充分披露完整对比数据 |
| Trainium 2 | AWS | AI 训练 ASIC | AWS 宣称性价比优势，但 TFLOPS/W 未充分公开 [AWS re:Invent 2023] |
⚠️ 重要声明：上表中部分数据为基于公开规格的推算，可能与实际产品在特定工作负载下的表现存在差异。不同厂商的 TFLOPS 定义（是否含稀疏、是否含 tensor core boost）可能存在口径差异，直接横向比较需谨慎。
技术原理
TFLOPS/W 的底层物理与架构解析
┌─────────────────────────────────────────────────────────────┐
│ TFLOPS/W 拆解框架 │
│ │
│ TFLOPS/W = Peak_TFLOPS / TDP │
│ │
│ ┌─────────────────────┐ ┌──────────────────────────┐ │
│ │ Peak_TFLOPS 决定因素 │ │ TDP 决定因素 │ │
│ │ │ │ │ │
│ │ • 晶体管数量(算力单元数)│ │ • 漏电流(制程/温度) │ │
│ │ • 时钟频率 │ │ • 动态功耗 ∝ C·V²·f │ │
│ │ • 计算架构(SIMD/脉动阵列)│ │ • 存储访问功耗(HBM) │ │
│ │ • 数据重用/本地缓存 │ │ • 片上互连/NoC 功耗 │ │
│ │ • 指令级并行度 │ │ • 封装内互连功耗 │ │
│ │ • 稀疏加速机制 │ │ │ │
│ └─────────────────────┘ └──────────────────────────┘ │
│ │
│ 实际有效能效还需乘以: │
│ 有效 TFLOPS/W = TFLOPS/W × MFU × (1-系统损耗率) │
│ │
│ 其中 MFU (Model FLOPS Utilization) 典型值: │
│ • 大模型训练: 30-60% [Google/Megatron 实测经验] │
│ • 推理: 取决于批大小、序列长度，变化极大 │
└─────────────────────────────────────────────────────────────┘
关键物理原理：动态功耗公式
芯片功耗的核心组成：
P_dynamic = α · C · V² · f
其中:
α = 活动因子(activity factor)，表示每个时钟周期有多少晶体管翻转
C = 负载电容，与晶体管数量/互连长度正相关
V = 工作电压
f = 时钟频率
P_static = V · I_leakage（漏电流功耗，在先进制程下占比日增）
P_total = P_dynamic + P_static
代际 TFLOPS/W 提升的三大驱动力：
-
制程微缩（Transistor Scaling）：更小的晶体管 → 更低的 C 和 V → 同面积下更多算力单元、更低单位功耗。从 TSMC N7 → N4/N4P，每代可带来约 15-30% 的功耗效率改善 [TSMC 公开技术路线图定性描述]。
-
架构创新：
- Tensor Core / 矩阵引擎：专用矩阵乘法单元，比通用 CUDA Core 执行矩阵运算时效率高一个数量级
- 低精度计算：从 FP32 → FP16 → FP8 → FP4，每次精度减半理论上可将吞吐翻倍且功耗增加远小于翻倍（因数据搬移量减半）
- 稀疏加速：2:4 结构化稀疏跳过零值计算，在不增加功耗的情况下翻倍标称算力
- 数据局部性优化：减少 HBM 访问（HBM 读写功耗远高于片上计算）
-
封装与互连：
- CoWoS（Chip-on-Wafer-on-Substrate）等先进封装缩短 HBM 与计算 die 之间的互连距离，降低 I/O 功耗
- 片上网络（NoC）带宽提升，减少数据搬运等待导致的功耗浪费
AI 工作负载的算力-带宽双重瓶颈
AI 工作负载的有效算力受限于两者中较低者:
算力受限 (Compute-bound):
当 Arithmetic Intensity (Op/Byte) > 芯片的算力/带宽比时
→ 有效 TFLOPS/W 受计算单元效率驱动
带宽受限 (Memory-bound):
当 Arithmetic Intensity < 芯片的算力/带宽比时
→ 有效 TFLOPS/W 受 HBM 带宽和功耗驱动
→ 此时增加更多计算单元无法提升实际吞吐
Roofline 模型示意:
TFLOPS/s
│ ________________ ← 峰值算力
│ /
│ /
│ /
│ /
│ /
│ /
│ /
│/___________________________ Arithmetic Intensity (Op/Byte)
↑
带宽受限区 → 算力受限区
实际含义：很多推理工作负载（尤其是 decoder-only 模型的自回归生成，逐 token 解码阶段）是 带宽受限 的。此时芯片的 HBM 带宽/W 比 TFLOPS/W 更能预测实际能效。这正是 HBM 代际升级（HBM2e → HBM3 → HBM3e）和 AMD MI300X 等高带宽设计的价值所在。
技术演进史
能效比的代际飞跃
时间线: GPU 数据中心 TFLOPS/W 演进 (FP16 Dense Tensor Core)
2017 V100 (12nm, Volta) ≈ 0.42 TFLOPS/W
│ ↓ ×1.9
2020 A100 (7nm, Ampere) ≈ 0.78 TFLOPS/W
│ ↓ ×1.8
2022 H100 (4nm, Hopper) ≈ 1.41 TFLOPS/W
│ ↓ (推测>1.5×，但未充分公开)
2024 B200 (4NP, Blackwell) ≈ 推算区间 >2 TFLOPS/W (FP16)
│
▼
每代约 1.7-2.0 倍的 TFLOPS/W 提升
驱动力: ~50% 制程 + ~30% 架构 + ~20% 封装/互连 [产业经验估算]
关键里程碑
| 时间 | 事件 | 能效意义 |
|---|---|---|
| 2017 | NVIDIA V100 引入 Tensor Core | 专用矩阵单元首次在数据中心 GPU 出现，矩阵乘能效飞跃 |
| 2020 | NVIDIA A100 支持 BF16 + TF32 | 训练不再依赖 FP32，算力/W 大幅提升 |
| 2021 | Google TPU v4 展示 ASIC 能效优势 | 定制架构在特定负载下超越 GPU 的 TFLOPS/W |
| 2022 | NVIDIA H100 引入 FP8 Tensor Core | 推理精度降至 FP8，TFLOPS/W 再翻倍 |
| 2022 | 2:4 结构化稀疏成为标配 | 在不增加功耗前提下标称算力翻倍（受限于实际稀疏利用率） |
| 2023 | AMD MI300X 发布，192GB HBM3 | 高带宽设计降低带宽受限负载的”有效功耗浪费” |
| 2024 | NVIDIA Blackwell 架构（B100/B200）引入 FP4 | 推理精度进一步降至 FP4，理论 TFLOPS/W 再翻倍 |
| 2024 | 超级芯片（Superchip）封装趋势 | Grace-Blackwell (GB200) 等 CPU+GPU 紧耦合封装，降低互连功耗 |
技术路线对比
不同技术路线的 TFLOPS/W 特征
| 技术路线 | 代表产品 | 优势精度 | TFLOPS/W 特征 | 适用场景 | 局限性 |
|---|---|---|---|---|---|
| GPU (NVIDIA) | H100/B200 | FP8/FP4 | 生态最成熟，软件栈优势（CUDA/cuDNN）可转化为实际高利用率 | 通用训练+推理 | 绝对峰值能效可能不如专用 ASIC |
| GPU (AMD) | MI300X/MI350X | FP16/FP8 | 芯片级 TFLOPS/W 有竞争力，ROCm 生态仍在追赶 | 训练+推理 | 软件栈成熟度影响实际 MFU |
| ASIC 推理 (Google) | TPU v5e/v5p | BF16/INT8 | 针对特定工作负载极致优化，系统级 TFLOPS/W 表现突出 | 推理为主/Google 生态 | 通用性受限，生态封闭 |
| 推理加速器 (Groq) | LPU | INT8/FP8 | 确定性低延迟架构，高吞吐推理 | 大批量推理 | 不适合训练，模型适配受限 |
| FPGA | Intel/AMD FPGA | INT8/灵活精度 | 可编程灵活性高，功耗可预测 | 边缘/特定推理 | 峰值 TFLOPS/W 低于定制 ASIC |
| 类脑/模拟计算 | 学术前沿 | 二值/低比特 | 理论能效潜力极高（>10×） | 特定稀疏/低精度场景 | 技术成熟度极低，量产遥远 |
关键对比维度
TFLOPS/W (推理, 低精度)
高
│
定制推理 ASIC (TPU/专用) ●│
│ ● GPU (Blackwell FP4)
│
│ ● GPU (Hopper FP8)
│
│ ● GPU (Ampere FP16)
│
│● 传统 GPU (FP32)
│
──────────────────────────┼──────────────── 通用性/灵活性
│ 高
│
│ 灵活性高 → 但能效天花板受通用架构限制
│ 定制化高 → 能效极致 → 但适用场景窄
上下游
上游：决定 TFLOPS/W 天花板的要素
上游供给链
├── 制程工艺
│ └── TSMC N4/N4P/N3E → 晶体管密度与漏电决定算力/功耗基线
│ └── GAA/nanosheet (TSMC N2 等) → 未来代际进一步改善
├── 先进封装
│ ├── CoWoS-S/L/R (TSMC) → HBM 与计算 die 的紧密互连，降低 I/O 功耗
│ └── EMIB/Foveros (Intel) / SoIC 等
├── HBM 存储
│ ├── HBM3 (SK hynix/Samsung/Micron) → 带宽提升缓解带宽瓶颈
│ └── HBM3e → 进一步提升带宽/W
├── 电源管理
│ └── 高效 VRM、多相电源设计 → 减少供电链路损耗
└── 散热方案
└── 液冷/浸没式 → 允许更高 TDP 部署密度 → 更多算力/机柜
下游：TFLOPS/W 的价值传导
下游应用与价值传导
├── 超大规模云厂商 (Hyperscalers)
│ └── TCO 优化: 电费占比 30-40% → TFLOPS/W 直接影响利润率
│ └── 采购决策: 在同等 TCO 预算下部署更多算力
├── AI 模型训练
│ └── 训练一个前沿模型可消耗 数十 MW·h → TFLOPS/W 决定训练周期的电力成本
├── AI 推理服务
│ └── 7×24 运行 → TFLOPS/W 直接决定每百万次推理的边际成本
├── 边缘 AI
│ └── 功耗预算极有限 (数瓦到数十瓦) → TFLOPS/W 是选型首要指标
└── ESG / 碳中和
└── 数据中心碳足迹 → 更高 TFLOPS/W = 更低碳排放/算力单位
关键指标
与 TFLOPS/W 协同判断的核心指标
| 指标 | 定义 | 与 TFLOPS/W 的关系 |
|---|---|---|
| HBM 带宽 (GB/s) | 内存每秒可传输的数据量 | 带宽受限场景下，带宽/W 比 TFLOPS/W 更关键 |
| 算力/带宽比 (Op/Byte) | TFLOPS ÷ TB/s 带宽 | 判断工作负载是算力受限还是带宽受限的分水岭 |
| MFU (Model FLOPS Utilization) | 实际模型训练中有效算力占峰值的比例 | 峰值 TFLOPS/W × MFU ≈ 有效能效 |
| Tokens/Joule | 每焦耳能量生成的 token 数 | 推理场景的终极能效指标（比 TFLOPS/W 更贴近实际） |
| Performance/$ (TFLOPS/$) | 每美元算力 | 与 TFLOPS/W 共同决定 TCO |
| TDP (W) | 热设计功耗 | TFLOPS/W 的分母；决定机柜/机房部署密度 |
| Die Area (mm²) | 芯片面积 | 与 TDP 和算力均正相关，影响单位面积算力密度 |
| Idle Power | 空闲功耗 | 在负载波动大的推理场景中影响整体能效 |
供需与市场数据
能效竞争格局（定性描述）
供给侧：
- NVIDIA 在数据中心 AI 加速器市场占据主导地位（市场份额根据不同统计口径在 70-90% 区间 [行业报告估算]），其 TFLOPS/W 的代际提升（V100→A100→H100→Blackwell）约为每代 1.7-2.0 倍。
- AMD MI300X 在芯片级规格上有竞争力，但软件生态成熟度仍制约其实际有效能效。
- Google TPU 自用为主，对特定工作负载展示了 ASIC 路线在能效上的优势。
- 众多推理芯片初创公司（如 Groq、SambaNova、Cerebras 等）各自在架构层面追求极致 TFLOPS/W。
需求侧：
- 超大规模数据中心运营商对 TFLOPS/W 的需求正在从”锦上添花”变为”生存必需”——受限于电力基础设施建设周期（变电站/配电站建设需 2-5 年），供给增长远慢于算力需求增长。
- 推理市场（对能效更敏感）预计将在 2025-2027 年超过训练市场的算力消耗 [多家分析师估算]。
- 液冷技术渗透率快速提升，因高 TDP 芯片（>700W）无法在传统风冷机柜中高密度部署。
市场趋势（定性）
- 能效溢价扩大：TFLOPS/W 更高的芯片获得显著溢价（定价权）。当电力成为瓶颈时，“省电”本身就有经济价值。
- 系统级能效成为差异化焦点：单芯片 TFLOPS/W 提升趋缓（因制程红利递减），厂商开始在封装（如 CoWoS、chiplet）、互连（NVLink、Infinity Fabric）、系统散热层面寻找增量。
- 推理专用架构崛起：推理场景对低精度 TFLOPS/W 的追求催生了专门的推理芯片赛道。
代表公司与资本映射
| 公司 | 角色 | TFLOPS/W 相关竞争力 | 公开市场标的 |
|---|---|---|---|
| NVIDIA | GPU + 系统 | 生态垄断 + 代际能效持续领先 + CUDA 生态保证高 MFU | NVDA (NASDAQ) |
| AMD | GPU + APU | MI300X 芯片级能效有竞争力，ROCm 生态追赶中 | AMD (NASDAQ) |
| Intel | CPU + GPU + 加速器 | Gaudi 系列/Arc GPU 数据中心版，能效追赶中 | INTC (NASDAQ) |
| Google (Alphabet) | TPU ASIC | 自研 ASIC 在自家推理负载上展示顶级 TFLOPS/W | GOOGL (NASDAQ) |
| Broadcom | 定制 ASIC 设计 | 为 Google/Meta 等设计定制 AI ASIC，能效优化 | AVGO (NASDAQ) |
| Marvell | 定制 ASIC 设计 | 为 Amazon Trainium 等定制芯片 | MRVL (NASDAQ) |
| TSMC | 晶圆代工 | 制程进步是 TFLOPS/W 提升的基础 | TSM (NYSE) |
| SK hynix | HBM 供应商 | HBM3/HBM3e 带宽提升缓解带宽瓶颈 | 000660.KS |
| Vertiv / Schneider | 电源与散热 | 高效电源/液冷方案提升系统级能效 | VRT / SU |
| Cerebras / Groq 等 | 初创推理芯片 | 架构创新追求极致 TFLOPS/W | 未上市/待上市 |
投资逻辑
核心投资逻辑框架
逻辑一：电力约束 → 能效溢价 → 龙头定价权。 当数据中心电力供给成为硬约束（这一趋势正在加速），高 TFLOPS/W 的芯片获得更强定价权。NVIDIA 的代际能效领先 + CUDA 生态锁定，使其能在 TCO 维度上维持高毛利。
逻辑二：推理市场爆发 → 低精度能效需求激增。 推理场景（对 FP8/FP4/INT8 的 TFLOPS/W 敏感）正在成为 AI 算力消耗的主体。这意味着：
- 支持更低精度且能效高的芯片获益（NVIDIA Blackwell/下一代、Google TPU）
- 推理专用芯片赛道（Groq 等）的潜在机会
逻辑三：制程红利递减 → 架构/封装/系统创新成为差异化关键。 制程从 N7→N4→N2 的每代绝对能效改善幅度在缩小，这意味着：
- 先进封装（CoWoS、3D 堆叠）供应商受益
- 系统级能效优化（液冷、电源管理）的价值放大
- 架构创新（chiplet、存内计算等）的潜在颠覆机会
逻辑四：TCO 三角：TFLOPS/W × TFLOPS/$ = 能效×性价比。 单纯看 TFLOPS/W 不够——一个芯片能效极高但天价，依然无法大规模部署。投资决策需关注 TFLOPS/W 和 TFLOPS/$ 的乘积（即每美元每瓦的产出）。
风险因素
- 生态锁定效应：即使某个新芯片 TFLOPS/W 优于 NVIDIA，CUDA 生态和软件栈成熟度可能使其实际 MFU 远低于峰值，抹平硬件优势。
- 制程超预期突破：若 TSMC 或竞争者在制程上有非线性突破（如 CFET、碳纳米管晶体管），可能重置竞争格局。
- 算法革命：如果训练/推理算法出现范式转变（如大幅减少 FLOPS 需求的架构），对 TFLOPS/W 的追逐可能被绕过。
常见误读纠偏
误读一：“TFLOPS/W 高的芯片一定更好”
纠偏：TFLOPS/W 只是评估维度之一，还需综合考量：
- 精度口径：一个芯片在 FP8 下 TFLOPS/W 为 5，另一个在 FP16 下为 3，不能简单说前者更优。
- 实际利用率（MFU）：峰值 TFLOPS/W 在实际模型上可能只实现 30-60%。CUDA 生态的高 MFU 可以抵消硬件 TFLOPS/W 的差距。
- 带宽瓶颈：如果工作负载是带宽受限的（如 LLM 推理的 decode 阶段），高 TFLOPS/W 但低 HBM 带宽的芯片的实际能效可能低于预期。
- 系统级视角：芯片 TDP 不等于系统功耗。电源转换效率、散热功耗、网络互连功耗都会拉低系统级 TFLOPS/W。
误读二：“每代 GPU TFLOPS/W 翻倍，所以 AI 计算的能效问题会自然解决”
纠偏：
- 需求增长更快：前沿模型的算力需求增长速度（2-3 年 10 倍以上 [Epoch AI 研究估算]）远超硬件能效改善速度（每代约 2 倍，即 2 年周期）。
- Jevons 悖论：硬件效率提升往往会刺激更大的需求（更便宜的推理→更多应用场景→更多推理调用），而非减少总能耗。
- 制程红利递减：摩尔定律趋缓意味着每代绝对能效提升幅度在缩小。未来需要架构层面的根本创新（如存内计算、光计算等）才能维持当前的改善斜率。
误读三：“英伟达以外的芯片 TFLOPS/W 更高就能颠覆英伟达”
纠偏：竞争格局远比芯片规格复杂——
- 软件生态壁垒：CUDA + cuDNN + NCCL + TensorRT 的全栈优势意味着开发者在 NVIDIA 硬件上的”有效 TFLOPS/W”远高于在其他硬件上的峰值 TFLOPS/W。
- 规模经济：NVIDIA 的出货量带来的成本优势和研发投入循环是后来者极难复制的。
- 系统集成：NVIDIA 不只卖芯片，而是卖 DGX（整机）、HGX（基板）、NVLink Switch（互连）、Spectrum-X（