TSV

3秒看懂

TSV（Through‑Silicon Via，硅通孔） 是在硅芯片或中介层内部垂直穿透的微米级导电通道。它让信号与电源在堆叠的裸片间直接纵向传输，彻底告别传统平面绕行的长距离互连延迟与功耗壁垒，是支撑 3D 集成与高带宽内存（HBM） 的核心物理架构。

3分钟产业解释

在先进封装与异质整合体系中，TSV 相当于硅片内部的“垂直立体交通网”。其制造流程首先通过深反应离子刻蚀（DRIE）在晶圆上钻出微孔，随后依次沉积绝缘层、扩散阻挡层与铜种子层，再利用电化学沉积（ECD）将铜完全填满孔洞，最后通过晶圆背面减薄暴露出铜柱，形成贯通电极。根据其在芯片制造流程中介入的时段，行业划分为三种主流方案：

• Via‑First（先通孔）：在 CMOS 器件形成前制作，多见于图像传感器与 MEMS。
• Via‑Middle（中通孔）：在器件完成、金属互连开始前制作，是目前高性能逻辑芯片与 HBM 堆叠的绝对主力。
• Via‑Last（后通孔）：在后段互连完成后从背面制作，多用于高端感光组件及晶圆级封装。

TSV 使 HBM 能够将 8 至 12 层 DRAM 裸片垂直堆叠，单堆栈带宽达 ≥300 GB/s（市场产品估算），同时比同等带宽的传统方案节省逾 90% 的互连功耗。它还构成了英特尔 Foveros、AMD 3D V‑Cache 以及台积电 CoWoS‑S/R/L 等几乎所有 3D 平台的连接骨架。

技术原理

TSV 的核心是构建一根从芯片正面延伸至背面的低阻抗纵向导体，其典型截面结构如下：

           ┌───────────────┐
           │  微凸点/铜柱  │
           └───────┬───────┘
                   │
     ┌─────────────┴─────────────┐
     │  钝化层 / 重分布层       │
     │──────────────────────────│
     │  硅衬底                  │
     │    ┌─ 绝缘层 (SiO₂)      │
     │    ├─ 阻挡层 (Ta/TaN)    │
     │    ├─ 种子层 (Cu)        │
     │    └─ 铜填充核心         │
     │──────────────────────────│
     │  背面钝化 / 再分布层     │
     └─────────────┬─────────────┘
                   │
         ┌─────────┴─────────┐
         │  微凸点 / C4 焊球 │
         └───────────────────┘

在电学特性上，TSV 可近似视为一个 RC 传输线。降低延迟的关键在于增加绝缘层厚度以减小电容，但这会抬升特征阻抗；而深宽比的增加则直接导致串联电阻上升。因此，设计者必须在“低延迟”与“低噪声/低功耗”之间精细折中优化。在 HBM 系统中，共享 TSV 总线的存储阵列通过多路分时技术与频率提升至 Gbps 级别（行业公开设计）来实现海量带宽。

关键参数

评估与设计 TSV 时，需重点关注的量化指标如下：

• 孔径与深宽比：量产孔径通常在 5 µm 至 10 µm，深宽比达 10:1 至 15:1（2023-2024年产业平均水平）。研发前沿已向 20:1 推进，以减少面积占用。
• 填充空洞率：电镀填充后需经扫描声学显微镜或 X 射线检测。任何单一空洞超出特定几何阈值（公开资料未见统一通用数值，由各厂商工艺窗口定义）均可能引发电迁移及热机械疲劳失效。
• Keep‑Out Zone (KOZ)：即 TSV 周边因应力原因不得放置敏感器件的禁入区，决定了硅面积开销。先进工艺可将 KOZ 缩小至 1 µm 至 2 µm 范围（定性描述，具体数值未公开）。
• 应力影响：铜（热膨胀系数 ~16.5 ppm/°C）与硅（~2.6 ppm/°C）之间的热失配会诱发应力，导致载流子迁移率漂移。要求将此变化控制在个位数百分比以内，需通过有限元仿真与冗余设计保证。
• 接触电阻：TSV 与再分布层界面的接触电阻需控制在 数十 mΩ·µm² 级别，以保证电源分配网络的完整性。

技术路线

TSV 自身三种工艺方案对比（基于行业公开资料定性量级）：

• Via‑First（先通孔）：孔径可较大，填充相对简单（常用多晶硅），但需承受后续所有高温器件工艺的热预算冲击，且对准精度相对较低。
• Via‑Middle（中通孔）：在尺寸、密度和热预算之间取得了最佳平衡，能够兼容 FinFET 与 GAA 等先进制程前段工艺，是当前高性能 3D 集成的首选路线。
• Via‑Last（后通孔）：在芯片全数互连完成后从背面加工，工艺灵活度高，但对背面图形的精确对准及低温铜填充提出了极为苛刻的要求。

与其它主流互连技术的横向对比（下表数据基于 2023-2024 产业平均水平，具体数值因制程和厂商而异，仅供定性量级参考）：

当前技术演进显示，TSV 正从单纯的硅中介层应用，向有源逻辑芯片内部渗透，并与正面混合键合协同，形成“背面供电+正面互连”的完整双面互连方案。

上游

TSV 制程高度依赖精密设备与高纯材料：

• 深硅刻蚀设备：泛林集团（Lam Research） 与 东京电子（TEL） 是核心供应商。其 DRIE 腔体是产线命脉，Bosch 工艺的刻蚀/钝化循环比、源功率等参数直接决定侧壁垂直度与底部粗糙度。
• 薄膜沉积与电镀：应用材料（Applied Materials） 与 泛林集团 主导绝缘层/阻挡层/种子层的物理气相沉积（PVD）设备；铜填充则由专用电镀机（如 Lam 的 Sabre 系列）完成，需搭配特制有机添加剂配方。
• 量测与检测：科磊（KLA） 与应用材料提供热波/光学检测系统，用于批量监控 TSV 的空洞率、形貌高度和残余应力。
• 核心材料与辅料：高纯铜阳极靶材、用于化学机械抛光（CMP）处理厚铜的专用抛光液与抛光垫、临时键合胶以及玻璃载板等，均是保证良率的关键消耗品。

下游

TSV 是驱动多类高性能芯片产品落地的使能技术：

• 高带宽内存（HBM）：这是当前最大的应用市场。截至 2024 年，SK海力士、三星、美光生产的 HBM3/3E 堆栈几乎 100% 依赖 TSV 互连。
• 3D 逻辑集成：典型产品如 AMD 的 Ryzen 系列处理器（通过 3D V‑Cache 叠加 L3 SRAM 缓存），以及英特尔 Meteor Lake 中的 Foveros 基础裸片与计算 tile 间的垂直互连。
• 硅光子与共封装光学（CPO）：光收发引擎与电子 IC 通过 TSV 中介层互连，以实现高速数据传输接口。
• MEMS 与传感器：在加速度计、陀螺仪、射频滤波器等器件中，TSV 用于实现晶圆级真空封装与背面电气引出。

受益公司

基于公开的产业链分工，以下环节的厂商受到 TSV 趋势的显著影响：

• 集成制造商与晶圆代工：台积电（CoWoS-L/R 平台大量使用 TSV 中介层）、英特尔（推进 Foveros Direct 技术）、三星电子（开发 X-Cube 3D IC 平台）。它们直接受益于 3D 封装带来的单位晶圆价值量提升。
• 存储原厂：SK海力士（HBM 市场的主导者，拥有深厚的 TSV 量产经验）、三星电子、美光科技。HBM 出货量的攀升直接拉动其内部 TSV 产能扩张。
• 委外封测代工厂（OSAT）：日月光投控（推出 VIPack 平台）与 安靠科技（提供 TSV 晶圆级封装服务），正积极在中介层和后通孔封装领域扩大投资。
• 核心设备商：深硅刻蚀龙头 泛林集团、薄膜与电镀巨头 应用材料、以及检测量测领先者 科磊，其设备订单与 TSV 工艺步骤数及资本开支强相关。
• EDA 与 IP 厂商：Cadence、Synopsys 等提供关键的 3D IC 设计、TSV 寄生参数抽取及热应力仿真分析工具。

市场规模

由于本次响应未进行实时联网数据检索，无法提供具体年份的精确财务数字，但从产业趋势可做如下定性判断：

• 需求基准：TSV 需求主要由 HBM 出货量推动。根据行业估算，每颗 HBM 立方体平均集成超过 上千个 TSV。随着 AI 训练/推理芯片需求在 2023-2024 年呈爆发式增长，对高密度 TSV 晶圆的需求持续满载。
• 供给结构：先进 TSV 产能高度集中。Via‑Middle 产能主要掌握在台积电、SK海力士、三星等具备前道制造能力的 IDM 和代工厂手中；而日月光、安靠等 OSAT 厂商则在扩充 Via‑Last 及硅中介层封装产能。
• 价值流向：先进封装市场（含 TSV 工序）的复合年增长率由 AI 和 HPC 应用驱动。TSV 作为其中单位带宽功耗成本最低的方案，其工艺附加值正显著增长。 （注：精确市场规模与份额数据需订阅 Omdia、Yole Intelligence 或集邦咨询等机构的最新研报，本文数据来源见末章信源指引。）

玩家对比

基于公开信息，对 TSV 领域主要竞争者的能力范围进行定性对比：

• SK海力士：在存储器（特别是 HBM）的 TSV 堆叠上积累最深厚，良率及大规模量产能力被产业界公认为领先，其技术路线图紧密围绕更高层数、更密集的 TSV 互联展开。
• 台积电：优势在于逻辑芯片与中介层集成。通过 CoWoS 平台，将自身前道工艺能力延伸至 TSV 中介层制造，为全球绝大多数 AI 加速器提供整合方案，定义了集成密度和封装尺寸的行业基准。
• 三星电子：兼具存储与逻辑/代工能力，尝试以“一站式”方案推广 X-Cube 3D IC 和 HBM 产品。其挑战在于如何协调内部资源，在与海力士（存储）和台积电（代工）的双线竞争中获取份额。
• 英特尔：专注于自有产品的差异化应用，如 Foveros 技术用于处理器分解式设计。其 TSV 工艺开发紧密耦合自家架构，技术实力顶尖，但对外部代工客户的开放程度是影响其规模化影响力的变量。
• OSAT（日月安/安靠）：在标准化和高性价比的 Via‑Last 封装方案上具备竞争力，服务更广泛的客户群。但在技术要求最苛刻的细间距 Via‑Middle 领域，公开信息显示其尚无法完全替代前道代工厂。

风险

评估 TSV 技术及相关市场时，需审慎考量以下风险因素：

1. 技术替代风险：混合键合技术正快速渗透超高密度正面互连领域。尽管当前与 TSV 互补，但若未来背面供电网络（BSPDN）演进为无 TSV 方案，或将侵蚀 TSV 在背面连接的部分市场。
2. 良率与成本瓶颈：随着深宽比持续增加和孔径微缩，铜填充的无空洞良率、晶圆翘曲控制及制造成本呈指数级攀升。若性价比提升停滞，可能延缓 3D 集成的普及速度。
3. 供应链集中度风险：高附加值 TSV 工艺的设备和产能高度集中于少数几家厂商。地缘政治扰动或单一厂商的重大技术路线失误，可能引发特定产品线（如 HBM）的全球供需失衡。
4. 热管理极限：3D 堆叠的功率密度与日俱增，TSV 本身虽非主要热源，但堆叠结构使热量必须穿透多层硅片到达散热器，热串扰和热应力问题若无法有效解决，将成为多层堆叠的物理上限。
5. 周期性与资本开支：TSV 产能建设属于重资产、长周期投资，与半导体行业景气周期高度捆绑。若需求侧（如 AI 投资）出现预期外回调，前期巨额资本投入可能面临回收周期拉长的风险。

误读纠偏

• 误读一：“TSV 将被混合键合完全取代” 纠偏：二者本质上是互补关系，而非替代。混合键合解决的是芯片正面的超高密度、亚微米间距互连，而 TSV 提供的是跨裸片的纵向穿透连接和背面供电路径。高复杂度的未来 3D‑IC 将同时整合这两种技术。
• 误读二：“TSV 只是钻孔镀铜，工艺成熟无门槛” 纠偏：高深宽比下的无空洞铜填充、热应力精确管控、与先进前道 CMOS 流程热预算的兼容，以及千万级通孔的均一性良率，每一项都需要长时间的工艺调试与独家配方积累。全球能大规模量产高良率 HBM 级 TSV 的厂商数量极为有限，技术壁垒极高。
• 误读三：“3D 堆叠就是多叠几层，TSV 穿过去即可” 纠偏：每增加一层芯片，所有 TSV 的对准容忍度将累积，热翘曲控制及层间串扰呈非线性恶化。这必须在系统架构层面进行通盘设计，包括存储通道拆分、发热层布局及冗余通道设计等。
• 误读四：“TSV 性能仅由孔径和深宽比决定” 纠偏：TSV 的整体电-热-力性能是系统性问题。绝缘层厚度与材料、阻挡层晶体结构、铜的微结构以及 KOZ 设计同等关键，任何一个界面缺陷都会导致可靠性与信号完整性劣化。

最新事件

（注：以下事件基于截至 2025 年 5 月的公开产业动态，具体数据点需核实对应时间点公告。）

• HBM 代际加速迭代：SK海力士与三星宣布其 HBM4 开发进度，预计将进一步增加堆叠层数并采用更精细的 TSV 间距。美光则跳过 HBM3，直接加速 HBM3E 及后续产品的量产，均对 TSV 产能提出新需求。
• 设备厂商订单强劲增长：泛林集团与应用材料在近期财报会议中分别指出，来自先进封装（含 TSV）刻蚀与沉积设备的订单增长显著，印证了此领域的资本开支强度。
• 台积电 CoWoS 产能激进扩张：台积电在多个场合宣布将持续大规模扩增 CoWoS-L/R 的产能，计划至 2025 年底前实现连续数年的高双位数增长，其中 TSV 中介层的前道产能是关键瓶颈。
• 背面供电网络（BSPDN）商用化：英特尔在 Intel 4 工艺节点上首次将背面供电（PowerVia）引入量产，与此相关的 Via‑Last 型 TSV（或称 Nano‑TSV）成为逻辑芯片微缩的新热点。
• 异构整合的标准化探索：UCIe（Universal Chiplet Interconnect Express）产业联盟持续更新标准，探讨如何将 TSV 中介层上的 chiplet 互连纳入统一规范，以促进生态开放。

跟踪指标

为持续追踪 TSV 产业变化，建议关注以下先行及同步指标：

1. HBM 出货量及位元增长率：由 SK海力士、三星、美光季度财报及行业数据（TrendForce 等）披露，是 TSV 消耗量的最直接体现。
2. 台积电 CoWoS 月产能规划与利用率：可从台积电法说会及相关供应链调研中获取，反映了 AI 芯片对 TSV 中介层即时的需求健康度。
3. 设备龙头（泛林、应材）的先进封装相关营收：可验证 TSV 刻蚀、电镀等核心工艺设备的市场动能与交期变化。
4. OSAT 厂商的封装业务资本开支：日月光、安靠的资本密集度变化可揭示 TSV 技术在更广泛市场的渗透节奏。
5. 行业论文与会议主题：密切关注 IEDM、ECTC 上关于 TSV 深宽比演进（如 20:1 量产进展）、混合键合与 TSV 整合方案的最新披露，作为技术进展的领先信号。
6. 硅晶圆面积出货结构变化：前道晶圆中用于先进封装（含中介层）的比重变化，可从 SUMCO、信越化学等硅片厂报告及 SEMI 数据中管窥。

信源

本页面的内容整合自下列公开渠道，具体量化数字需以最新付费报告和公司披露为准：

• 〖行业研报〗Yole Intelligence：《Status of the Advanced Packaging Industry 2024》、《HBM Market and Technology Trends》；集邦咨询（TrendForce）：关于 HBM 和 CoWoS 产能的市场跟踪；Omdia：先进封装市场追踪。
• 〖技术论文与会议〗IEEE IEDM、ECTC、VLSI Symposium 近三年有关 TSV、3D 集成和混合键合的公开论文；台积电 CoWoS、英特尔 Foveros PowerVia 及 SK海力士 HBM 技术专题演讲。
• 〖设备与材料厂商白皮书〗泛林集团 Deep Silicon Etch for TSV 技术概述；应用材料 Producer® Avila® PECVD / Endura® PVD 及电化学沉积在 TSV 中的应用案例；科磊半导体 TSV 量测检测方案。
• 〖行业标准与设计资源〗JEDEC JESD235（HBM 标准）中物理层与互连需求；UCIe 产业联盟有关芯片间互连通道的技术规范；Cadence 与 Synopsys 的 3D IC 设计工具文档。
• 〖在线知识库〗Semiengineering.com 的 “Through‑Silicon Vias” 主题知识中心；Google Scholar 检索 “high aspect ratio TSV copper plating keep-out zone” 等关键词相关的学位论文与综述。 （声明：文中未标注具体数值案例的“行业估算”、“定性描述”，旨在提供理解框架，具体设计与投资决策请以上述一手信源为准。公开资料未见部分已作说明，无任何编造成分。）