VHDL 硬件描述语言

1. 3 秒看懂

VHDL（VHSIC Hardware Description Language）是描述数字与混合信号系统硬件行为与结构的标准硬件描述语言。在芯片设计领域，它相当于建筑业的工程蓝图——不是芯片本身，而是用于精确定义“芯片内部电路如何连接、如何响应信号”的设计文件。VHDL 的核心价值在于仿真验证，让设计团队在投入数亿美元流片之前，能在计算机上模拟芯片的逻辑功能，提前发现错误。在 AI 芯片（链：chain-chip-core）层级中，VHDL 是将 AI 模型从算法描述转化为专用集成电路（ASIC）或 FPGA 实现的必经语言路径之一。

2. 3 分钟产业解释

VHDL 诞生于 20 世纪 80 年代美国国防部的“超高速集成电路”（VHSIC）计划，最初目的是为军方复杂的电子系统提供标准化的设计文档与仿真手段。1987 年被 IEEE 采纳为 IEEE 1076 标准，随后成为与 Verilog 并列的两大主流硬件描述语言。

在 AI 产业链中，VHDL 主要作用于“芯片设计”环节，而不是制造或封装。当一家公司决定开发 AI 训练/推理专用芯片（如谷歌 TPU、寒武纪思元系列、地平线征程系列）时，其前端逻辑设计常由架构团队使用 VHDL 或 Verilog/SystemVerilog 编写，再通过 EDA 工具（电子设计自动化）进行逻辑综合、时序分析、功耗优化，最终生成物理版图交给台积电、三星等代工厂流片。

由于欧洲和军工、航空领域对设计复用与长周期维护要求极高，VHDL 在这些市场仍占有重要地位；而美国硅谷的商业芯片公司更偏好 Verilog/SystemVerilog。中国芯片设计行业两种语言兼用，近年在 AI 加速器、车规芯片等场景中，VHDL 依然有不可忽视的存量与增量。从产业结构看，VHDL 的核心生态由 EDA 供应商、IP 核提供商、芯片设计公司以及仿真验证服务商共同构成。

3. 技术原理

VHDL 是一种并发、基于事件驱动的硬件描述语言，其核心组织架构为：

• 实体（Entity）：定义模块与外部环境的接口，即输入/输出端口及其类型，相当于芯片引脚的黑盒描述。
• 结构体（Architecture）：描述实体内部的逻辑功能或电路组织结构，可以是行为级（算法描述）、寄存器传输级（RTL，数据通路与控制状态机）或结构级（连接已有底层模块）。
• 配置（Configuration）：为同一实体指定不同的结构体，方便设计空间探索。
• 包（Package）：存放共享数据类型、常量和子程序，实现“代码复用”。
• 进程（Process）：顺序执行语句块，但多个进程之间、以及进程与并发信号赋值之间是并发执行的，这天然映射了硬件电路各个部分同时工作的特性。

设计流程一般遵循：自然语言/模型规格 → VHDL RTL 编码 → 功能仿真（如使用 Mentor Graphics Questa 或 Cadence Xcelium）→ 逻辑综合（Synopsys Design Compiler / Cadence Genus）→ 门级网表 → 可测性设计与时序分析 → 物理设计（布局布线）→ 寄生参数提取与后仿真 → 生成 GDSII 版图 → 流片。

关键原理之一是时许建模与并发赋值。比如描述 AI 中常见的矩阵乘加阵列（systolic array），VHDL 可以通过 generate 语句生成大量并行处理单元，并且连线与寄存器之间的信号传播延迟都在仿真中可见，设计者能精确评估 AI 处理器的吞吐率与关键路径延迟。此外，VHDL 支持混合语言仿真，可与 Verilog、SystemC 等协同，这对于大尺寸 AI SoC 集成模拟 IP、数字加速器和处理器核心至关重要。

在 AI 芯片的“core”层，VHDL 常用于硬件实现算子（如 CONV2D、矩阵乘法）、内存互连（如 NoC）和专用控制逻辑，保障 AI 工作负载的性能密度。

4. 关键参数

评价 VHDL 在设计流程中的效用，常关注以下技术指标：

• 代码覆盖率（Code Coverage）：行覆盖、分支覆盖、状态机覆盖等，衡量仿真验证的充分性。AI 芯片设计通常要求 RTL 仿真覆盖率 95% 以上，且需要结合功能覆盖率（覆盖矩阵乘法的所有尺寸组合、稀疏度模式）。
• 综合时钟频率（Synthesis f_max）：在给定工艺库（如 TSMC N5、N7）下，VHDL 设计综合后能达到的最高时钟频率。AI 训练芯片通常目标 1–2 GHz，推理芯片则视功耗约束而定。
• 等效门数（Gate Count）：综合后生成的逻辑门数量，反映设计规模。一款中大型 AI 加速器的逻辑部分可达数千万至数亿门。
• 仿真吞吐率（Simulation Speed）：以 cycle per second 或设计信号变化事件数/秒衡量，受 EDA 仿真器算法及设计风格影响。在大规模 AI 芯片验证中，仿真速度往往是瓶颈。
• 代码可综合性（Synthesizability）：RTL 代码中可综合子集的占比，对物理实现至关重要。非综合部分仅用于测试台（testbench）。
• VHDL 标准版本：IEEE 1076-1987, 1993, 2002, 2008, 2019。2008 版增强了对象导向特性与 IP 重用机制，提升团队协作效率。
• 安全与可靠性认证：航空（DO-254）、汽车功能安全（ISO 26262）等场景要求 VHDL 设计通过严格的代码规范检查（如 linting）和故障仿真，关键错误率必须控制在单芯片几十 FIT（Failures In Time，每 10^9 小时失效数）以下。

产业中约定俗成的参数“达标线”多来源于代工厂参考流程和 EDA 供应商推荐值，并无统一强制标准，但直接影响芯片流片成功率和产品上市时间。

5. 技术路线

VHDL 本身的技术演进主要依赖 IEEE 标准修订与 EDA 工具链的升级，大致可归纳为三条路线：

1. 保守的 IEEE 演进路线
   IEEE 1076 标准大约每 5–8 年更新一次。VHDL-2008 大幅增强了对 IP 封装、层次化名称、简化条件赋值等的支持，降低了 AI 复杂异构设计中的编码负担。VHDL-2019 进一步统一了与 VHDL-AMS（模拟/混合信号）的接口，为模拟 AI 计算（存内计算接口、模拟矩阵乘法）提供一体化描述能力。该路线保证军工、航空等长周期项目的向后兼容，但迭代节奏慢于产业需求。

2. EDA 工具驱动的融合路线
   三大家 EDA 供应商（Synopsys、Cadence、Siemens EDA）逐步将 VHDL、Verilog/SystemVerilog 与 SystemC 统一到同一验证平台。例如 SystemVerilog 的 UVM（通用验证方法学）被广泛应用于 VHDL 设计的验证环境，主流仿真器均支持混合 HDL。这种“语言中立”趋势削弱了纯 VHDL 的独立性，但也使 VHDL 设计师能直接复用现代验证组件。AI 芯片项目几乎必然采用混语言仿真。

3. 新派硬件描述与高层次综合（HLS）竞争路线
   面对 AI 算法的快速迭代，部分团队转向高层次综合（如使用 C++ 或 SystemC 描述的 Xilinx Vitis HLS，或 Catapult HLS），直接将算法模型转为 RTL 代码；或采用新兴语言如 Chisel、SpinalHDL，提升参数化硬件设计效率。VHDL 在这一竞争中通过支持事务级建模（TLM）和更智能的综合约束来保持地位。就目前行业反馈，HLS 正在 AI 加速器中大量应用，但仍需 VHDL/Verilog 作为后端精调与集成手段。

中国国内的技术路线选择受制于先进工艺和 EDA 工具可获得性，部分项目被迫使用较旧版本工具，限制了 VHDL-2008/2019 特性的使用，但开源 EDA 工具链（如 GHDL+Yosys）开始被探索用于非关键路径。

6. 上游

VHDL 设计流程的直接上游由 EDA 软件、IP 核、标准单元库/存储编译器及工艺设计套件（PDK）组成。

EDA 工具链：是 VHDL 设计的核心生产工具，包括仿真器、综合器、形式验证工具、时序与功耗分析工具。全球市场高度集中，根据 ESD Alliance 数据，2022 年全球 EDA 市场约 140 亿美元，前三大企业控制了大约 70% 以上的份额。

• Synopsys（美国）：提供 VCS 仿真器（含 VHDL 支持）、Design Compiler 综合器、PrimeTime 静态时序分析。
• Cadence（美国）：Xcelium 仿真器、Genus 综合平台、Joules 功耗分析。
• Siemens EDA（德国）：Questa 仿真器（VHDL 支持最全面）、Precision 综合器。
  中国本土厂商华大九天在仿真领域有 ALPS 系列产品，部分覆盖 VHDL 仿真需求；概伦电子以器件建模和快速 SPICE 仿真见长，也提供部分数字仿真能力；广立微侧重成品率提升与测试芯片设计，直接面向 VHDL 综合的提供尚处早期。截至 2023 年，中国可替代的全流程 VHDL 工具仍属空白，国产仿真工具对 VHDL-2008 及混合仿真支持覆盖率有限（来源：华大九天招股说明书、行业分析报告）。

IP 核：预先设计好、用 VHDL 或 Verilog 描述的可重用模块。AI 芯片常需高速 SerDes、DDR 控制器、PCIe 接口、网络互联 IP（如 25G/100G Ethernet）、NoC 总线 IP 等。国际主要 IP 供应商包括 Synopsys、Cadence（Tensilica）、Arm（互连 IP）、Alphawave 等。中国由芯原股份、芯动科技等提供部分接口与 AI 核 IP，但高性能 SerDes 等仍高度依赖外部。VHDL 被用于封装这些 IP 的接口，以便无缝集成到 AI 设计顶层。

PDK 与标准单元库：由代工厂（TSMC、三星、中芯国际）与第三方提供。VHDL 设计综合时需映射到特定工艺的标准单元，如果 PDK 不可用，则所有设计都无法转化为物理版图。先进节点（7nm 以下）PDK 仅对少数大客户开放，构成中国 AI 芯片企业在进阶时的上游瓶颈。

7. 下游

使用 VHDL 设计的产品主要流向芯片制造与终端应用。VHDL 设计完成并物理实现后生成 GDSII 版图，提交给晶圆代工厂流片，再经封装测试形成最终芯片。直接下游环节包括：

• 晶圆代工厂与封测：TSMC（2023 年占全球代工市场份额约 59%，来源：TrendForce）、三星、联电、中芯国际、华虹等根据版图生产晶圆。由于 VHDL 设计已经过代工厂 PDK 规则检查，流片风险大幅降低，但先进工艺下设计规则、可制造性设计（DFM）要求极高，VHDL 工程师需与后端物理设计紧密配合。
• AI 服务器与云计算：由 VHDL 设计的 AI 训练/推理芯片（如海思昇腾系列、寒武纪思元、NVIDIA GPU 中的自定义加速单元）最终应用于数据中心，支撑大模型训练与推理。2023 年全球 AI 芯片市场规模约 450 亿美元（来源：Frost & Sullivan 转引），其中由 VHDL/Verilog 设计的 ASIC/FPGA 占有重要份额。
• 智能驾驶与边缘计算：地平线征程、黑芝麻华山等车规 AI 芯片大量采用 VHDL 进行安全关键逻辑设计，下游对应 Tier1 供应商与整车厂。功能安全标准（ISO 26262）要求 VHDL 设计遵循严格的开发流程与文档追溯。
• 航空航天与国防：VHDL 在这些领域的健壮性和长生命周期维护优势使其持续被依赖，用于星载计算机、雷达信号处理、安全通信芯片等，下游为国家科研机构与国防承包商。
• FPGA 原型验证与部署：许多 AI 芯片先用 FPGA（如赛灵思 Versal、Altera Agilex）进行原型验证，设计团队使用 VHDL/Verilog 编程 FPGA，提前进行软件开发和系统联调。FPGA 本身也是 VHDL 的重要终端产品。

VHDL 代码本身不直接产生经济效益，但其编写的设计决定着下游 AI 芯片的性能、功耗和上市时间，间接影响数万亿美元的 AI 应用市场。

8. 受益公司

此处的“受益”指因 VHDL 生态持续使用和扩展而获得商业利益或竞争壁垒的实体，并非股票推荐。

EDA 巨头（直接受益）

• Synopsys：2023 财年营收约 58 亿美元（历年财报），EDA 软件中支持 VHDL 仿真的 VCS、综合的 Design Compiler 均为关键收入来源，AI 芯片设计热潮驱动许可证销售。
• Cadence：2023 财年营收约 40 亿美元，Genus、Xcelium 广泛用于 AI 芯片验证流程。
• Siemens EDA：作为西门子数字工业软件部分，Questa 在军工、航空 VHDL 验证市场地位稳固，营收占比未单独披露（西门子 2023 财年数字工业软件收入 54 亿欧元）。

Chip Design 层面受益方

• NVIDIA、AMD、Intel：虽大多使用 Verilog/SystemVerilog，但其 GPU、AI 加速器、FPGA 设计工具链和 IP 生态从 VHDL 仿真和综合技术进步中获益。
• 中国 AI 芯片 Fabless：海思、寒武纪、地平线、平头哥、燧原科技等在设计 AI 加速器时使用 VHDL/Verilog 及 EDA 工具，缩短研发周期。他们支付的 EDA 工具授权费、IP 费用是 EDA 供应商重要收入来源。
• IP 供应商：芯原股份（2022 年 IP 业务收入约 11.4 亿人民币，公司年报）提供 VHDL/Verilog 格式的 AI 加速器 IP；国际巨头 Arm、Synopsys 的 IP 复用直接降低 AI 设计门槛。

相关服务与代工

• TSMC：先进制程（N5、N4P、N3）为 AI 芯片首选，2023 年 AI 相关收入在其 HPC 板块中占比已超过 40%（2023Q2 法说会），VHDL 设计的芯片是其高端工艺产能的重要填充。
• 日月光、安靠等封测厂也从 AI 芯片封装中获益，但属间接。

国内企业方面，华大九天、概伦电子、广立微等 EDA 厂家长期受益于国产替代政策，但尚难在 VHDL 全流程工具上直接挑战三大家营收。

9. 市场规模

需要将 VHDL 自身的市场规模理解为 EDA 工具中的 VHDL 相关市场和基于 VHDL 设计的芯片带来的间接市场。

• 全球 EDA 市场：根据 ESD Alliance，2023 年全球 EDA 市场约为 148 亿美元，同比增长约 10%。其中仿真与验证类（含 VHDL 仿真器）占约 35%，综合类占约 28%。据此粗略估算，与 VHDL 直接相关的工具（仿真+综合+形式验证中的 VHDL 部分）市场规模在 50–60 亿美元级别（口径：2023 年 ESD 报告；因无微细分数据，此推算为基于行业交流的合理估计）。
• 中国 EDA 市场：中国半导体行业协会与赛迪顾问统计，2023 年中国 EDA 市场规模约 120–130 亿元人民币，约占全球 12%–13%。其中数字前端（仿真、验证等）占比约 50%，即约 60–65 亿元人民币（2023 年口径），但大部分被三巨头占据，国产工具份额按金额计大约 15%（来源：华大九天、概伦电子投资者交流记录）。
• 下游芯片设计市场：2023 年全球芯片设计（Fabless）市场规模约 1800 亿美元（TrendForce），AI 相关芯片约 450 亿美元。采用 VHDL 设计的芯片主要集中在欧洲汽车、工业、国防和部分 AI 加速器，估算约 15%–25% 的逻辑设计采用 VHDL，即对应的硅价值约 270–450 亿美元（此估计为行业观察值，精准数据未见公开）。

值得关注的是，随着 AI 驱动的芯片设计复杂度上升，验证成本占研发预算比例从过去的 30% 提升至 50% 以上（来源：Cadence 投资者简报 2023），这意味着 VHDL 仿真器的市场比重还会增长。

10. 玩家对比

以下对比聚焦于 VHDL 设计流程的主要 EDA 供应商、IP 提供商及典型 Chip Design 用户（以 2023 年可获取的公开信息为基准）。

说明：营收数据来源于各家公司 2023 财年报告（Siemens 为 2023 财年数字工业板块，EDA 属其一部分，未单独拆分）。华大九天 2023 年营收预估基于前三季度报告及公司指引。

在 Chip Core 层，使用 VHDL 的设计公司之间并不构成直接基于语言的竞争——竞争的是最终芯片性能和功耗。但就工程师资源和设计方法论而言，能同时驾驭 VHDL 和 SystemVerilog 的团队通常在 AI 大规模芯片设计中更灵活，长期来看，越来越多的中国 AI 芯片企业（海思、平头哥）内部拥有混合 HDL 能力，但招聘信息显示高级 VHDL 设计师依然稀缺。

11. 风险

讨论 VHDL 相关产业风险，需要从多个层面审视。

1. 地缘政治与出口管制风险
   美国自 2022 年 8 月实施针对特定 EDA 工具的出口管制，涉及先进节点（GAA 相关）的 EDA 软件对华出口需获得许可。虽然 VHDL 仿真和综合的现有许可大多不受影响，但最新 AI 芯片设计所用工具的更新和服务支持因地缘政治存在不确定性。一旦失去技术更新，中国芯片设计公司在 VHDL 设计效率上可能倒退 1–2 代。2023 年 10 月美国进一步收紧高端 AI 芯片管控，有可能间接扩大 EDA 限制范围（来源：BIS 公告）。

2. 工具被“卡脖子”导致流片失败风险
   没有 EDA 三巨头的全流程支持，中国多数 AI 芯片公司无法在台积电、三星等 5nm/3nm 节点流片，因为 PDK 与 EDA 是绑定认证的生态。即使 RTL 用 VHDL 写出，综合和物理实现无法脱离 Synopsys/Cadence 工具链。一旦出现供应中断或版本停用，可能导致流片延期甚至项目失败。

3. 人才与生态壁垒
   VHDL 设计需要工程师既精通硬件微结构、又理解 EDA 工具脚本和流程。国内高校课程多用 Verilog 教学，造成 VHDL 人才供给少。EDA 工具供应商经过近 30 年与代工厂、IP 商形成的流程认证与设计方法学构成坚固的生态壁垒，后来者仅靠一款点工具无法提供顺畅的 VHDL 设计闭环。

4. 语言替代风险
   SystemVerilog 与 HLS 的迅速推广，正压缩 VHDL 在商业 AI 芯片设计中的份额。若中国产业将主要资源投入 SystemVerilog 和新兴语言生态，VHDL 相关工具链的本土化动力可能削弱，形成“使用少—迭代慢—更边缘化”的负循环，尤其对于倚重 VHDL 的军工、航空领域，工具链停滞将带来安全短板。

5. 验证复杂度过高导致投资回报失衡
   面对千亿晶体管级别的 AI 芯片，VHDL 仿真时间可能长达数周，设计验证费用吞噬企业毛利。初创 AI 芯片公司可能因仿真资源不足而错过窗口期，最终倒闭。国内曾出现若干 AI 芯片公司因设计验证困难而中止项目的案例（公开资料未见完整名称）。

12. 误读纠偏

围绕 VHDL 的常见认知偏差需澄清：

• “VHDL 过时了”
  事实：VHDL 仍被 IEEE 持续更新，并且是欧洲国防/航空电子设备设计的首选 HDL。例如空中客车、BAE Systems 都在关键航电中使用 VHDL。在 AI 芯片中，许多高可靠接口模块仍使用 VHDL。它不是“过时”，而是“特定场景强需”。

• “VHDL 和 Verilog 差不多，掌握一个即可”
  二者虽然可以互相替代，但设计哲学、类型系统、重载与库管理差异巨大。在需要严格接口契约的大型项目中，VHDL 的强类型可以提前发现很多接口错误。掌握两种语言且能混仿是行业高手标准。

• “AI 芯片只用高端综合语言（HLS）描述即可，不需要 VHDL”
  HLS 目前多用于数据通路算子（如卷积核），控制逻辑、总线接口及功耗管理仍大量用 RTL (VHDL/Verilog) 实现并进行精细化优化。一个 AI SoC 中 HLS 产生的 RTL 占比通常在 30%-60%，其余部分仍需传统 HDL 完成。

• “中国 EDA 工具已可替代 VHDL 设计全流程”
  公开资料显示，截至 2024 年初，国内尚无 EDA 供应商能提供从 VHDL 仿真、综合到物理验证的、通过先进代工厂节点认证的完整可商用全流程。部分工具可覆盖特定环节（如仿真），但设计团队仍需三巨头产品完成全流程闭环。

• “开源 GHDL + Yosys 就能企业级流片”
  开源方案在 FPGA 原型、教育和小型设计上可行，但面对 AI 训练芯片这种超大规模、先进节点的复杂设计，缺乏工艺文件、Signoff 精度时序分析引擎和代工厂认证，目前无法替代商业工具用于量产流片。

13. 最新事件

以下为 2022 年下半年至 2024 年初公开可查的与 VHDL 生态相关的重要动态：

• 美国 BIS 出口管制升级（2023 年 10 月更新）：针对先进计算芯片、半导体制造设备的管制规则进一步明确，对 EDA 工具的管制范围虽然没有公开新增品类，但有消息称美国政府正在审查是否将更多仿真和综合工具纳入实体清单条件。部分中国 AI 设计公司报告已遇到许可证审批延迟（来源：路透社、企业投资者交流）。
• 华为宣布芯片设计工具自研进展（2023 年 3 月）：时任轮值董事长徐直军透露，华为已在芯片设计领域完成 14nm 以上工艺的 EDA 工具国产化，但未明确 VHDL 支持细节。公开资料未见 VHDL 仿真或综合的具体产品发布。
• 合见工软等国产 EDA 创业公司获新一轮融资（2023 年）：上海合见工业软件集团等围绕数字仿真验证进行多轮融资，产品覆盖部分 VHDL 混合仿真能力，但仍处于早期，客户以科研院所和部分 IC 公司为主。
• 欧盟《芯片法案》与欧洲 EDA 投入（2023 年）：欧盟加大对包括 VHDL 设计方法在内的数字设计工具研究投入，特别是面向车规级和 AI 边缘处理器的安全关键设计，Siemens EDA 在德国扩展 VHDL 验证团队。
• IEEE 1076-2019 维护更新：IEEE 发布了 VHDL-2019 的轻微修订，重点澄清了与 OSVVM (Open Source VHDL Verification Methodology) 的交互，推动开源验证方法学与商业工具协同。
• AI 芯片领域大规模流片：2023 年多款 AI 推理芯片（如 AMD MI300、Intel Gaudi2）成功流片，其内部不少控制与接口模块使用 VHDL 以保障与原有 IP 兼容，体现 VHDL 在大芯片 IP 复用中的韧性。

14. 跟踪指标

要追踪 VHDL 相关的产业链热度与进展，可关注以下量化指标：

• 全球 EDA 季度营收与区域分布：ESD Alliance 每季度发布 EDA 收入，重点关注“SIP/CAE”中数字仿真与验证板块的同比增速。若亚太区（特别是中国）增速显著低于全球，可能反映出口管制或国产替代进展缓慢。
• Synopsys / Cadence 大中华区营收：两家公司财报中按区域列报的收入，可作为中国 VHDL 设计产业活跃度的代理变量。2023 年财年，Synopsys 中国区收入占比约 15%（公开财报），若该比例持续下滑，可能预示管制影响或国产替代取得实质突破。
• 中国 EDA 企业融资额与 IPO 进度：华大九天、概伦电子、广立微、合见工软等的增资、研发投入、公开上市募资用途中明确涉及数字全流程的份额，直接反映 VHDL 工具链的国产化进程。
• 主要代工厂先进工艺设计启动项目数量：TSMC N5、N3 节点的 AI 芯片流片项目数（可从公司技术论坛、媒体报道追踪）间接指向使用 VHDL/Verilog 设计的高端芯片活跃度。
• EDA 人才市场动态：猎头指数、VHDL 工程师招聘数量与薪酬变化，尤其是对 VHDL-2008/2019 和 UVM 混合验证技能的需求，反映设计复杂度提升和产业对 VHDL 的依赖变化。
• 学术和开源社区活跃度：GHDL 星数、VHDL 验证相关 OSVVM/UVVM 的下载量、IEEE 1076 工作组会议记录，这些数据标注了生态健康度。
• AI 芯片设计失败或延迟案例：媒体与分析师报道的芯片流片失败、项目中止事件，结合验证工具缺陷等归因，有助于理解 VHDL 设计流程的实际风险水平。公开资料中此类披露较少，需持续跟踪碎片化信息。

15. 信源

以下为本文引用的主要数据源与参考资料（时间均为 2022–2024 年）：

• ESD Alliance, “Electronic Design Market Data,” 季度报告 (2023 全年)
• Synopsys, Inc., Annual Report FY2023, 及投资者简报
• Cadence Design Systems, Inc., Annual Report FY2023, 及公开演示资料
• Siemens AG, Annual Report FY2023, “Digital Industries” 板块披露
• TrendForce, “全球前十大晶圆代工业者营收排名,” 2023
• 中国半导体行业协会, “中国集成电路产业发展状况报告,” 2023
• 华大九天 (301269.SZ), 招股说明书、2023 年半年度及三季度报告
• 概伦电子 (688206.SH), 招股说明书及 2023 年定期报告
• 芯原股份 (688521.SH), 2022 年年度报告
• Frost & Sullivan, “AI Chip Market Report,” 转引自各公司招股书
• 赛迪顾问, “中国 EDA 市场研究报告,” 2023
• U.S. Bureau of Industry and Security, “Export Administration Regulations,” Oct 7, 2022 & Oct 17, 2023 更新
• 路透社, 有关中国 EDA 工具限制的系列报道 (2022–2023)
• IEEE, “IEEE Standard for VHDL Language Reference Manual,” IEEE Std 1076-2019
• OSVVM, “Open Source VHDL Verification Methodology,” 官网文档
• 华为技术有限公司, 2023 年年度报告发布会及公开访谈记录

免责声明：本文基于公开信息编撰，旨在提供 VHDL 在 AI 芯片设计中的客观产业认知框架。文中所有涉及公司的财务数据均标明时间与来源，未作任何预测。文中不包含买卖建议、价格预期或投资推荐用语。部分估算数据已注明“估计”“暂未见公开细分数据”等标识，读者引用时请查阅原始信源。