4T 交换芯片 (102.4T Switch ASIC)

3 秒看懂

102.4T 交换芯片 = 单颗芯片聚合交换带宽达 102.4 Tbps 的数据中心级交换 ASIC，是 51.2T 代（如 Broadcom Tomahawk 5）的下一代倍增节点，核心驱动因素是 AI 大模型训练集群对 800G/1.6T 以太网端口密度与低延迟互联 的爆发式需求。

3 分钟产业解释

为什么现在 102.4T 成为焦点？

需求端——AI 训练网络带宽指数增长。 一个万卡级 GPU 集群（如 16384 张 H100/H200）在 AllReduce 梯度同步、MoE All-to-All dispatch 等场景下，对叶脊（Leaf-Spine）网络的等分带宽提出极高要求。当前 51.2T 交换芯片（128×400G 或 64×800G）已在大规模部署，但下一代超万卡集群需要：

• 更高端口速率：从 400G 向 800G 乃至 1.6T 迁移，单端口带宽翻倍。
• 更大交换容量：102.4T 意味着 128 个 800G 端口，或等效配置，可连接更多 GPU 节点，减少网络层级、降低尾延迟。
• 更扁平拓扑：更大 radix 交换芯片 → 更少交换机跳数 → 更低训练 completion time。

供给端——SerDes 与先进工艺节点的代际跃迁。 102.4T 的实现依赖于：

• 200G/lane SerDes（IEEE 802.3dj 标准推进中）替代当前 112G PAM4，单通道带宽倍增。
• 先进制程（3nm/4nm 级别）提供足够的晶体管密度与功耗效率，以在单颗 die 或 chiplet 方案中集成 512 条 200G SerDes 及完整交换流水线。

市场格局——Broadcom 主导，多厂商追赶。 全球数据中心交换 ASIC 市场中，Broadcom Tomahawk 系列通常被视为头部方案，但具体出货量份额未见可核验公开口径，需补 A/B 级来源后再定值。Marvell Teralynx 系列、NVIDIA Spectrum 系列、Cisco Silicon One 是主要竞争者。102.4T 代的首发竞赛正在展开。

15 分钟专家深入

核心技术架构

一颗 102.4T 交换 ASIC 本质上是一台”片上网络”，集成了以下关键子系统：

┌─────────────────────────────────────────────────────────────┐
│                    102.4T Switch ASIC                        │
│                                                             │
│  ┌──────────┐  ┌──────────┐  ┌──────────┐                  │
│  │ SerDes   │  │ SerDes   │  │ SerDes   │  ... × 512 lanes │
│  │ (200G/l) │  │ (200G/l) │  │ (200G/l) │                  │
│  └────┬─────┘  └────┬─────┘  └────┬─────┘                  │
│       │              │              │                        │
│  ┌────▼──────────────▼──────────────▼────┐                  │
│  │        Ingress Packet Pipeline         │                  │
│  │  (Parser → ACL → Route Lookup → QoS)  │                  │
│  └────────────────┬──────────────────────┘                  │
│                   │                                          │
│  ┌────────────────▼──────────────────────┐                  │
│  │     Shared-Memory Packet Buffer       │                  │
│  │     (On-chip SRAM, ~256MB [估算])      │                  │
│  └────────────────┬──────────────────────┘                  │
│                   │                                          │
│  ┌────────────────▼──────────────────────┐                  │
│  │        Traffic Manager / Fabric        │                  │
│  │  (Scheduler, Shaper, Congestion Mgmt) │                  │
│  └────────────────┬──────────────────────┘                  │
│                   │                                          │
│  ┌────────────────▼──────────────────────┐                  │
│  │        Egress Packet Pipeline          │                  │
│  │  (Header Mod, Encap, Queuing)         │                  │
│  └────────────────┬──────────────────────┘                  │
│                   │                                          │
│  ┌────────────────▼──────────────────────┐                  │
│  │     Management / Control Plane I/F     │                  │
│  │  (PCIe, SPI, I2C, MDIO, ARM cores)    │                  │
│  └───────────────────────────────────────┘                  │
└─────────────────────────────────────────────────────────────┘

关键技术维度拆解

① SerDes 子系统

SerDes（Serializer/Deserializer）是交换芯片的”物理层引擎”。每一代交换容量翻倍，最直接的途径就是 SerDes 单通道速率翻倍：

102.4T 的核心等式：512 lanes × 200Gbps = 102.4 Tbps。

200G/lane SerDes 面临的挑战：

• 信号完整性：更高频率下的通道损耗、串扰管理。
• 功耗：SerDes 功耗通常占交换芯片总功耗的 30%–50% [行业经验估算]。
• 均衡器复杂度：DFE/FFE 阶数增加，模拟电路面积膨胀。
• IEEE 802.3dj 标准化进展是产业节奏的关键锚点。

② 共享内存架构（Shared-Memory Architecture）

现代数据中心交换 ASIC 几乎都采用共享内存架构：

• 所有端口共享一个集中式 SRAM 缓冲池。
• 入方向写入 buffer，出方向读出。
• 通过 per-port / per-queue 水位线实现 QoS 与拥塞管理。
• 缓冲深度决定了交换芯片应对 incast 流量突发的能力——这对 AI 训练中的 AllReduce 模式至关重要。

缓冲容量估算（基于代际比例推算）：

③ 流水线深度与转发性能

交换 ASIC 的报文处理流水线通常为多级流水线架构，每级处理一个或多个字段（L2/L3 lookup、ACL 匹配、QoS 分类等）。102.4T 级别要求：

• 查表引擎：大规模 TCAM/SRAM 用于路由表和 ACL 规则存储。百万级路由条目是基本要求。
• 片上 SRAM 容量：除缓冲外，转发表、统计计数器等也需要大量 SRAM。
• 确定性低延迟：cut-through 转发模式下，单芯片转发延迟目标通常在 数百纳秒级 [估算，具体值各厂商未统一公开]。

④ 拥塞管理——AI 网络的核心需求

AI 训练网络的流量模式与传统 Web 服务截然不同：

• Incast 突发：AllReduce/AllGather 操作中，多对一通信导致端口瞬间拥塞。
• 大流（Elephant Flow）：GPU 间 RDMA 传输产生持续大带宽流。
• 延迟敏感：单次 AllReduce 的延迟直接计入训练 iteration time。

交换芯片需要支持：

• PFC（Priority Flow Control）：基于 802.1Qbb，逐跳流控，防止丢包。
• ECN（Explicit Congestion Notification）：标记拥塞，配合端侧 DCQCN 算法进行速率调节。
• 自适应路由（Adaptive Routing）：基于实时队列深度动态选择 ECMP 路径。
• Packet Spraying：将单个流拆分到多条路径上，提高链路利用率。

⑤ 封装与 Chiplet 架构的可能

102.4T 交换芯片的 die 面积预计将非常大。在先进节点（3nm 级别）下，单颗 die 可能逼近光刻极限（reticle limit）。业界有两种路径：

• 单片（Monolithic）集成：在单颗大 die 上集成全部功能。优势是延迟最低，但良率和成本压力大。
• Chiplet 方案：将 SerDes、交换核心、缓冲等拆分为多个 chiplet，通过先进封装（2.5D interposer 等）互连。这与 AMD CPU 的 chiplet 策略类似。目前尚无公开确认的 102.4T 交换芯片采用 chiplet 方案，但这已被业界广泛讨论 [行业公开讨论]。

技术原理

交换架构深度机制

1. 报文处理流水线（Packet Processing Pipeline）

入端口 → [解析器 Parser] → [L2/L3 查表] → [ACL/QoS 分类]
       → [缓冲管理器 BM] → [共享内存写入]
       → [调度器 Scheduler] → [出端口队列] → [SerDes Tx]

关键并行机制：
- 多个端口同时入方向写入共享内存（需多端口 SRAM 或 bank 交织）
- 调度器需在每个时钟周期做出数千个出队决策
- 全流水线需无阻塞（non-blocking）设计

2. 交换核心（Switch Fabric）

在多芯片交换系统中（如 chassis 交换机），交换芯片还需要 fabric 互联。但在 AI 集群中常见的 固定配置交换机（fixed-form-factor switch） 中，通常单颗 ASIC 或两颗 ASIC 即完成所有交换功能。102.4T 级别的单芯片交换能力使得 单颗芯片驱动整台交换机 成为可能。

3. 路由表与查表引擎

• SRAM-based 查表：用于 L3 路由，通常采用树形结构（如 trie）或 hash 表。
• TCAM-based 查表：用于 ACL 和需要通配符匹配的场景，速度极快但功耗高、面积大。
• 102.4T 代的路由表规模：需支持百万级 IPv4/IPv6 路由条目 [行业需求估算]。

4. 拥塞控制协同机制

AI 网络中的拥塞控制是 交换芯片（网内）+ 网卡（端侧）协同 的系统工程：

发送端 GPU/NIC                    交换芯片                     接收端 GPU/NIC
     │                              │                              │
     │── RDMA Write/Read ──────→    │                              │
     │                              │── 缓冲区水位 > 阈值?         │
     │                              │   → 设置 ECN-CE 标记 ────→   │
     │                              │                              │
     │    ←── CNP (拥塞通知包) ←─── │    ←── CNP ←──────────────  │
     │                              │                              │
     │── 降低发送速率 (DCQCN) ──→   │                              │

技术演进史

数据中心交换 ASIC 带宽演进（以 Broadcom Tomahawk 系列为参考轴）

注：上表中早期代际的具体制程/时间标注来源于公开报道与行业共识，部分细节可能因具体型号（如 Tomahawk variant）而有差异。102.4T 代的具体产品型号和发布节奏以各厂商官方公告为准。

SerDes 技术代际与标准

技术路线对比

51.2T vs 102.4T 代关键规格对比

来源说明：51.2T 代部分数据参考 Broadcom 公开产品资料与行业评测。102.4T 代数据均为基于技术趋势的合理估算，具体规格以厂商正式发布为准。

多厂商路线对比

上下游

产业链图谱

上游（供应端）
├── 晶圆代工：TSMC（3nm/4nm 为主 [行业共识]）, Samsung Foundry
├── EDA 工具：Synopsys, Cadence, Siemens EDA
├── IP 核：SerDes IP（Synopsys, Alphawave, Cadence）, 
│          TCAM/SRAM compiler, ARM cores（管理面）
├── 先进封装：TSMC CoWoS/InFO, ASE, 日月光（若采用 chiplet）
├── PCB/高速连接器：高速 PCB laminate（如 MEGTRON 7/8）,
│                  高速连接器（Amphenol, TE）
└── 光模块/收发器：800G/1.6T 光模块（中际旭创, Coherent, 
                   Broadcom Optical 等）

中游（芯片 + 系统）
├── 交换 ASIC 设计：Broadcom, Marvell, NVIDIA, Cisco, 
│                   创业公司（部分中国本土企业）
├── 交换机 ODM/OEM：Celestica, Edgecore, Quanta, 
│                   新华三, 锐捷, 中兴等
└── NOS 软件：SONiC, Cumulus, 商业 NOS

下游（需求端）
├── 云厂商/AI 训练平台：AWS, Azure, GCP, 阿里云, 字节跳动, 
│                      腾讯, 百度等
├── 超算中心 / 国家实验室
├── 电信运营商（5G 核心网/边缘）
└── 金融/高频交易（低延迟场景）

关键指标

供需与市场数据

需求驱动力

1. AI 训练集群规模跃迁：从千卡集群向万卡甚至十万卡演进。每个集群需要数千台交换机。据行业估算 [行业报告估算]，一台 800G 固定配置交换机（基于 51.2T 或 102.4T 芯片）的价格在 $10K–$50K 量级，取决于端口数和光模块配置。

2. 数据中心交换带宽增速：全球数据中心交换带宽年增速据 Crehan Research 等行业报告估算约 30-40% CAGR，AI 负载加速了这一趋势。

3. 端口速率迁移：400G → 800G → 1.6T。800G 是当前焦点，1.6T 预计 2026 年后规模化 [行业预期]。

供给约束

市场规模参考

全球数据中心交换机市场规模据 Dell’Oro Group 等行业研究机构估算在 数百亿美元 量级（含系统），其中交换 ASIC 作为核心组件价值量占比可观。AI 专用网络设备是增长最快的细分市场。具体数字因口径和时间点差异较大，建议参考最新季度行业报告。

代表公司与资本映射

中国本土交换 ASIC：国内有数家创业公司在布局交换芯片，但 102.4T 级别的产品进展尚不明确 [未充分披露]。受先进制程获取能力影响，国产替代在高端交换芯片领域面临较大挑战。

投资逻辑

看多逻辑

1. AI 网络 CapEx 高景气：大模型训练和推理对网络带宽的需求是结构性的。每增加 1 万张 GPU，网络侧投资可能占集群总投资的 10-20% [行业估算]。

2. 代际升级带来 ASP 提升：102.4T 代芯片的复杂度（更多 SerDes、更大 die、更先进工艺）将推高单颗芯片售价，利好 Broadcom、Marvell 等。

3. 生态壁垒深厚：交换 ASIC 的软件生态（SONiC/SAI 支持、SDK 成熟度、客户验证周期）形成极高的切换成本。Broadcom 的领先优势在 102.4T 代有望延续。

4. 光模块协同放量：每台 128×800G 交换机需要 128 个 800G 光模块，光模块总价值可能数倍于交换芯片本身。