4T 交換晶片 (102.4T Switch ASIC)
3 秒看懂
102.4T 交換晶片 = 單顆晶片聚合交換頻寬達 102.4 Tbps 的資料中心級交換 ASIC，是 51.2T 代（如 Broadcom Tomahawk 5）的下一代倍增節點，核心驅動因素是 AI 大型模型訓練叢集對 800G/1.6T 乙太網路埠密度與低延遲互聯 的爆發式需求。
3 分鐘產業解釋
為什麼現在 102.4T 成為焦點？
需求端——AI 訓練網路頻寬指數增長。 一個萬卡級 GPU 叢集（如 16384 張 H100/H200）在 AllReduce 梯度同步、MoE All-to-All dispatch 等場景下，對葉脊（Leaf-Spine）網路的等分頻寬提出極高要求。當前 51.2T 交換晶片（128×400G 或 64×800G）已在大規模部署，但下一代超萬卡叢集需要：
- 更高階口速率：從 400G 向 800G 乃至 1.6T 遷移，單埠頻寬翻倍。
- 更大交換容量：102.4T 意味著 128 個 800G 埠，或等效配置，可連線更多 GPU 節點，減少網路層級、降低尾延遲。
- 更扁平拓撲：更大 radix 交換晶片 → 更少交換器跳數 → 更低訓練 completion time。
供給端——SerDes 與先進工藝節點的代際躍遷。 102.4T 的實現依賴於：
- 200G/lane SerDes（IEEE 802.3dj 標準推進中）替代當前 112G PAM4，單通道頻寬倍增。
- 先進製程（3nm/4nm 級別）提供足夠的電晶體密度與功耗效率，以在單顆 die 或 chiplet 方案中整合 512 條 200G SerDes 及完整交換流水線。
市場格局——Broadcom 主導，多廠商追趕。 全球資料中心交換 ASIC 市場中，Broadcom Tomahawk 系列通常被視為頭部方案，但具體出貨量份額未見可核驗公開口徑，需補 A/B 級來源後再定值。Marvell Teralynx 系列、NVIDIA Spectrum 系列、Cisco Silicon One 是主要競爭者。102.4T 代的首發競賽正在展開。
15 分鐘專家深入
核心技術架構
一顆 102.4T 交換 ASIC 本質上是一臺”片上網路”，集成了以下關鍵子系統：
┌─────────────────────────────────────────────────────────────┐
│ 102.4T Switch ASIC │
│ │
│ ┌──────────┐ ┌──────────┐ ┌──────────┐ │
│ │ SerDes │ │ SerDes │ │ SerDes │ ... × 512 lanes │
│ │ (200G/l) │ │ (200G/l) │ │ (200G/l) │ │
│ └────┬─────┘ └────┬─────┘ └────┬─────┘ │
│ │ │ │ │
│ ┌────▼──────────────▼──────────────▼────┐ │
│ │ Ingress Packet Pipeline │ │
│ │ (Parser → ACL → Route Lookup → QoS) │ │
│ └────────────────┬──────────────────────┘ │
│ │ │
│ ┌────────────────▼──────────────────────┐ │
│ │ Shared-Memory Packet Buffer │ │
│ │ (On-chip SRAM, ~256MB [估算]) │ │
│ └────────────────┬──────────────────────┘ │
│ │ │
│ ┌────────────────▼──────────────────────┐ │
│ │ Traffic Manager / Fabric │ │
│ │ (Scheduler, Shaper, Congestion Mgmt) │ │
│ └────────────────┬──────────────────────┘ │
│ │ │
│ ┌────────────────▼──────────────────────┐ │
│ │ Egress Packet Pipeline │ │
│ │ (Header Mod, Encap, Queuing) │ │
│ └────────────────┬──────────────────────┘ │
│ │ │
│ ┌────────────────▼──────────────────────┐ │
│ │ Management / Control Plane I/F │ │
│ │ (PCIe, SPI, I2C, MDIO, ARM cores) │ │
│ └───────────────────────────────────────┘ │
└─────────────────────────────────────────────────────────────┘關鍵技術維度拆解
① SerDes 子系統
SerDes（Serializer/Deserializer）是交換晶片的”物理層引擎”。每一代交換容量翻倍，最直接的途徑就是 SerDes 單通道速率翻倍：
| 代際 | SerDes 速率 | 調變方式 | 典型應用代 |
|---|---|---|---|
| 第 N 代 | ~100G（112G） | PAM4 | 51.2T 交換晶片 |
| 第 N+1 代 | ~200G | PAM4（更高符號率） | 102.4T 交換晶片 |
102.4T 的核心等式：512 lanes × 200Gbps = 102.4 Tbps。
200G/lane SerDes 面臨的挑戰：
- 訊號完整性：更高頻率下的通道損耗、串擾管理。
- 功耗：SerDes 功耗通常佔交換晶片總功耗的 30%–50% [行業經驗估算]。
- 均衡器複雜度：DFE/FFE 階數增加，類比電路面積膨脹。
- IEEE 802.3dj 標準化進展是產業節奏的關鍵錨點。
② 共享記憶體架構（Shared-Memory Architecture）
現代資料中心交換 ASIC 幾乎都採用共享記憶體架構：
- 所有埠共享一個集中式 SRAM 緩衝池。
- 入方向寫入 buffer，出方向讀出。
- 通過 per-port / per-queue 水位線實現 QoS 與擁塞管理。
- 緩衝深度決定了交換晶片應對 incast 流量突發的能力——這對 AI 訓練中的 AllReduce 模式至關重要。
緩衝容量估算（基於代際比例推算）：
| 交換容量 | 典型片上緩衝 | 來源/口徑 |
|---|---|---|
| 12.8T | 32 MB | [公開報道，Tomahawk 3 代] |
| 25.6T | ~64 MB | [公開報道，Tomahawk 4 代] |
| 51.2T | ~128 MB | [公開報道/行業估算，Tomahawk 5 代] |
| 102.4T | ~256 MB+ | [按代際比例估算，未充分揭露] |
③ 流水線深度與轉發效能
交換 ASIC 的報文處理流水線通常為多級流水線架構，每級處理一個或多個欄位（L2/L3 lookup、ACL 匹配、QoS 分類等）。102.4T 級別要求：
- 查表引擎：大規模 TCAM/SRAM 用於路由表和 ACL 規則儲存。百萬級路由條目是基本要求。
- 片上 SRAM 容量：除緩衝外，轉發表、統計計數器等也需要大量 SRAM。
- 確定性低延遲：cut-through 轉發模式下，單晶片轉發延遲目標通常在 數百納秒級 [估算，具體值各廠商未統一公開]。
④ 擁塞管理——AI 網路的核心需求
AI 訓練網路的流量模式與傳統 Web 服務截然不同：
- Incast 突發：AllReduce/AllGather 操作中，多對一通訊導致埠瞬間擁塞。
- 大流（Elephant Flow）：GPU 間 RDMA 傳輸產生持續大頻寬流。
- 延遲敏感：單次 AllReduce 的延遲直接計入訓練 iteration time。
交換晶片需要支援：
- PFC（Priority Flow Control）：基於 802.1Qbb，逐跳流控，防止丟包。
- ECN（Explicit Congestion Notification）：標記擁塞，配合端側 DCQCN 演算法進行速率調節。
- 自適應路由（Adaptive Routing）：基於即時佇列深度動態選擇 ECMP 路徑。
- Packet Spraying：將單個流拆分到多條路徑上，提高鏈路利用率。
⑤ 封裝與 Chiplet 架構的可能
102.4T 交換晶片的 die 面積預計將非常大。在先進節點（3nm 級別）下，單顆 die 可能逼近光刻極限（reticle limit）。業界有兩種路徑：
- 單片（Monolithic）整合：在單顆大 die 上整合全部功能。優勢是延遲最低，但良率和成本壓力大。
- Chiplet 方案：將 SerDes、交換核心、緩衝等拆分為多個 chiplet，通過先進封裝（2.5D interposer 等）互連。這與 AMD CPU 的 chiplet 策略類似。目前尚無公開確認的 102.4T 交換晶片採用 chiplet 方案，但這已被業界廣泛討論 [行業公開討論]。
技術原理
交換架構深度機制
1. 報文處理流水線（Packet Processing Pipeline）
入埠 → [解析器 Parser] → [L2/L3 查表] → [ACL/QoS 分類]
→ [緩衝管理器 BM] → [共享記憶體寫入]
→ [排程器 Scheduler] → [出埠佇列] → [SerDes Tx]
關鍵並行機制：
- 多個埠同時入方向寫入共享記憶體（需多埠 SRAM 或 bank 交織）
- 排程器需在每個時鐘週期做出數千個出隊決策
- 全流水線需無阻塞（non-blocking）設計2. 交換核心（Switch Fabric）
在多晶片交換系統中（如 chassis 交換器），交換晶片還需要 fabric 互聯。但在 AI 叢集中常見的 固定配置交換器（fixed-form-factor switch） 中，通常單顆 ASIC 或兩顆 ASIC 即完成所有交換功能。102.4T 級別的單晶片交換能力使得 單顆晶片驅動整臺交換器 成為可能。
3. 路由表與查表引擎
- SRAM-based 查表：用於 L3 路由，通常採用樹形結構（如 trie）或 hash 表。
- TCAM-based 查表：用於 ACL 和需要萬用字元匹配的場景，速度極快但功耗高、面積大。
- 102.4T 代的路由表規模：需支援百萬級 IPv4/IPv6 路由條目 [行業需求估算]。
4. 擁塞控制協同機制
AI 網路中的擁塞控制是 交換晶片（網內）+ 網絡卡（端側）協同 的系統工程：
傳送端 GPU/NIC 交換晶片 接收端 GPU/NIC
│ │ │
│── RDMA Write/Read ──────→ │ │
│ │── 緩衝區水位 > 閾值? │
│ │ → 設定 ECN-CE 標記 ────→ │
│ │ │
│ ←── CNP (擁塞通知包) ←─── │ ←── CNP ←────────────── │
│ │ │
│── 降低傳送速率 (DCQCN) ──→ │ │技術演進史
資料中心交換 ASIC 頻寬演進（以 Broadcom Tomahawk 系列為參考軸）
| 代際 | 交換容量 | SerDes 速率 | 製程節點 | 大致時間 | 里程碑事件 |
|---|---|---|---|---|---|
| Tomahawk 1 | 3.2T | 25G | 28nm | ~2014 | 25G 乙太網路進入資料中心 |
| Tomahawk 2 | 6.4T | 25G | 28nm | ~2016 | 乙太網路取代 InfiniBand 在部分場景 |
| Tomahawk 3 | 12.8T | 50G (PAM4) | 16nm | ~2018 | 400G 乙太網路標準推進 |
| Tomahawk 4 | 25.6T | 100G (112G PAM4) | 7nm | ~2020 | 400G 大規模部署開始 |
| Tomahawk 5 | 51.2T | 100G (112G PAM4) | 5nm | ~2022-23 | AI 訓練叢集爆發，800G 端口出現 |
| 102.4T 代 | 102.4T | 200G | 3nm [估算] | ~2024-25 [估算] | 800G 標配，1.6T 啟動 |
注：上表中早期代際的具體制程/時間標註來源於公開報道與行業共識，部分細節可能因具體型號（如 Tomahawk variant）而有差異。102.4T 代的具體產品型號和釋出節奏以各廠商官方公告為準。
SerDes 技術代際與標準
| 代際 | 單通道速率 | 標準/規範 | 使能的乙太網路速率 |
|---|---|---|---|
| 25G NRZ | 25.78125 Gbps | IEEE 802.3by | 25G / 100G (4×25G) |
| 56G PAM4 | 28.9 Gbaud PAM4 | OIF CEI-56G | 50G / 200G |
| 112G PAM4 | 56.9 Gbaud PAM4 | OIF CEI-112G, IEEE 802.3ck | 100G / 400G / 800G |
| 200G PAM4 | ~100 Gbaud [估算] | IEEE 802.3dj (制定中) | 200G / 800G / 1.6T |
技術路線對比
51.2T vs 102.4T 代關鍵規格對比
| 引數 | 51.2T 代 | 102.4T 代 | 變化 |
|---|---|---|---|
| 聚合交換頻寬 | 51.2 Tbps | 102.4 Tbps | ×2 |
| SerDes 通道數 | 512 | 512 [估算] | 持平 |
| SerDes 單通道速率 | ~100G (112G PAM4) | ~200G [估算] | ×2 |
| 典型埠配置 | 128×400G 或 64×800G | 128×800G [估算] | 埠速率翻倍 |
| 製程節點 | 5nm (FinFET) | 3nm/4nm [估算] | 密度/功耗最佳化 |
| 片上緩衝 | ~128 MB [公開報道/估算] | ~256 MB+ [估算] | ×2 |
| 典型功耗 | ~350-450W [估算] | ~500W+ [估算] | 需關注 |
| 單晶片延遲（cut-through） | 數百 ns | 數百 ns [估算] | 力爭持平 |
來源說明：51.2T 代部分資料參考 Broadcom 公開產品資料與行業評測。102.4T 代資料均為基於技術趨勢的合理估算，具體規格以廠商正式釋出為準。
多廠商路線對比
| 廠商 | 51.2T 代產品 | 102.4T 代進展 | 差異化定位 |
|---|---|---|---|
| Broadcom | Tomahawk 5 | 行業預期下一代推進中 [未充分揭露] | 規模生態、SONiC/SAI 支援最成熟 |
| Marvell | Teralynx 10 | 路線圖含 100T+ [未充分揭露] | 定製化、可程式設計流水線 |
| NVIDIA | Spectrum-4 | 路線圖含更高階 [未充分揭露] | AI 網路端到端最佳化（與 ConnectX NIC 協同） |
| Cisco | Silicon One (部分型號) | Silicon One 系列擴充套件中 | 自有 NOS 生態（NX-OS / IOS-XR） |
上下游
產業鏈圖譜
上游（供應端）
├── 晶圓代工：TSMC（3nm/4nm 為主 [行業共識]）, Samsung Foundry
├── EDA 工具：Synopsys, Cadence, Siemens EDA
├── IP 核：SerDes IP（Synopsys, Alphawave, Cadence）,
│ TCAM/SRAM compiler, ARM cores（管理面）
├── 先進封裝：TSMC CoWoS/InFO, ASE, 日月光（若採用 chiplet）
├── PCB/高速聯結器：高速 PCB laminate（如 MEGTRON 7/8）,
│ 高速聯結器（Amphenol, TE）
└── 光模組/收發器：800G/1.6T 光模組（中際旭創, Coherent,
Broadcom Optical 等）
中游（晶片 + 系統）
├── 交換 ASIC 設計：Broadcom, Marvell, NVIDIA, Cisco,
│ 創業公司（部分中國本土企業）
├── 交換器 ODM/OEM：Celestica, Edgecore, Quanta,
│ 新華三, 銳捷, 中興等
└── NOS 軟體：SONiC, Cumulus, 商業 NOS
下游（需求端）
├── 雲端廠商/AI 訓練平台：AWS, Azure, GCP, 阿里雲端, 字節跳動,
│ 騰訊, 百度等
├── 超算中心 / 國家實驗室
├── 電信運營商（5G 核心網/邊緣）
└── 金融/高頻交易（低延遲場景）關鍵指標
| 指標 | 說明 | 102.4T 代典型值 [估算] |
|---|---|---|
| 聚合交換頻寬 | 全埠單向頻寬總和 | 102.4 Tbps |
| SerDes 通道數 × 速率 | 決定物理層上限 | 512 × 200G [估算] |
| 最大埠數 | 取決於 SerDes 分組 | 128×800G 或 256×400G [估算] |
| 片上緩衝深度 | 決定 incast 容忍能力 | ~256 MB+ [估算] |
| 轉發延遲 | cut-through 模式 | 數百 ns [估算] |
| 查表規模 | L3 路由條目數 | 百萬級 [估算] |
| 功耗 | 含 SerDes | ~500W+ [估算] |
| 製程 | 電晶體架構 | 3nm/4nm 級別 [估算] |
| 支援的乙太網路標準 | 800GbE, 400GbE, 200GbE, 100GbE [估算] | |
| RDMA/RoCEv2 支援 | AI 網路必備 | 支援（PFC/ECN/DCQCN） |
供需與市場資料
需求驅動力
-
AI 訓練叢集規模躍遷：從千卡叢集向萬卡甚至十萬卡演進。每個叢集需要數千臺交換器。據行業估算 [行業報告估算]，一臺 800G 固定配置交換器（基於 51.2T 或 102.4T 晶片）的價格在 $10K–$50K 量級，取決於埠數和光模組配置。
-
資料中心交換頻寬增速：全球資料中心交換頻寬年增速據 Crehan Research 等行業報告估算約 30-40% CAGR，AI 負載加速了這一趨勢。
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埠速率遷移：400G → 800G → 1.6T。800G 是當前焦點，1.6T 預計 2026 年後規模化 [行業預期]。
供給約束
| 約束因素 | 說明 |
|---|---|
| 先進製程產能 | TSMC 3nm 產能有限，AI GPU（NVIDIA B系列）與交換晶片爭奪產能 |
| SerDes IP 成熟度 | 200G SerDes 尚在標準制定與 IP 驗證階段 [截至知識時間] |
| 封裝產能 | 若採用 chiplet，需要 2.5D 封裝產能 |
| 良率 | 大 die 在先進節點的良率挑戰 |
市場規模參考
全球資料中心交換器市場規模據 Dell’Oro Group 等行業研究機構估算在 數百億美元 量級（含系統），其中交換 ASIC 作為核心元件價值量佔比可觀。AI 專用網路裝置是增長最快的細分市場。具體數字因口徑和時間點差異較大，建議參考最新季度行業報告。
代表公司與資本對映
| 公司 | 股票程式碼 | 角色 | 與 102.4T 的關聯 |
|---|---|---|---|
| Broadcom | AVGO (NASDAQ) | 交換 ASIC 龍頭 | Tomahawk 系列主力，行業預期下一代 100T+ 級別產品推進中 |
| Marvell | MRVL (NASDAQ) | 交換 ASIC 第二大 | Teralynx 系列，路線圖含 100T+ |
| NVIDIA | NVDA (NASDAQ) | AI 全棧（含交換） | Spectrum 系列，與 ConnectX NIC、NVLink 協同 |
| Cisco | CSCO (NASDAQ) | 交換系統 + ASIC | Silicon One 系列，自研 + 自用 |
| TSMC | TSM (NYSE) | 晶圓代工 | 3nm/4nm 製造 |
| 中際旭創 | 300308 (SZ) | 光模組 | 800G/1.6T 光模組供應 |
| 新易盛 | 300502 (SZ) | 光模組 | 800G 光模組 |
| Celestica | CLS (NYSE/TSE) | 交換器 ODM | 為超大規模雲端廠商代工交換器 |
| Arista Networks | ANET (NYSE) | 交換系統 | 高階資料中心交換器系統廠商，使用 Broadcom 晶片 |
中國本土交換 ASIC：國內有數家創業公司在版面配置交換晶片，但 102.4T 級別的產品進展尚不明確 [未充分揭露]。受先進製程獲取能力影響，國產替代在高階交換晶片領域面臨較大挑戰。
投資邏輯
看多邏輯
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AI 網路 CapEx 高景氣：大型模型訓練和推論對網路頻寬的需求是結構性的。每增加 1 萬張 GPU，網路側投資可能佔叢集總投資的 10-20% [行業估算]。
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代際升級帶來 ASP 提升：102.4T 代晶片的複雜度（更多 SerDes、更大 die、更先進工藝）將推高單顆晶片售價，利好 Broadcom、Marvell 等。
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生態壁壘深厚：交換 ASIC 的軟體生態（SONiC/SAI 支援、SDK 成熟度、客戶驗證週期）形成極高的切換成本。Broadcom 的領先優勢在 102.4T 代有望延續。
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光模組協同放量：每臺 128×800G 交換器需要 128 個 800G 光模組，光模組總價值可能數倍於交換晶片本身。