112G SerDes
1 执行摘要：一分钟看懂 112G SerDes
112G SerDes 是单通道速率达到 112 Gbps 的高速串行/解串器接口 IP，已成为 AI 算力中心、800G/1.6T 光互联与高性能计算体系的物理层基石。它采用 PAM4 四电平脉冲幅度调制，将传统 NRZ 信令的符号率压缩一半，从而在严重损耗的信道上实现每通道百 G 级传输。该技术通过一系列模拟前端调理与庞大的数字信号处理（DSP）引擎，在充满噪声、串扰和符号间干扰的物理环境中将误码率压制到前向纠错（FEC）可纠正的水平，最终交付近乎无损的数据搬运能力。2023 年，Cadence 在 台积电 3nm FinFET 工艺上验证的 112G‑ELR SerDes IP，将接收端链路补偿能力推至 45 dB 插入损耗，并演示了原始误码率低至 E‑10 量级，标志着 SerDes 物理层设计进入以全 DSP 架构与超高能效为特征的新纪元。这一里程碑不仅是速度的记录，更象征着 SerDes 从传统混合信号电路向“软件定义物理层”的范式转移——通道特性可以被数字域实时感知和补偿，链路适应性达到前所未有的高度。随着 AI 大模型训练集群的扩张，节点间通信带宽需求呈指数增长，112G SerDes 已成为打通 GPU、交换机、存储和光模块之间数据洪流的关键闸门，其性能优劣直接映射为 AI 训练效率、数据中心总体拥有成本（TCO）乃至整个产业生态的竞争力。本报告将从技术原理、设计架构、工艺实现、产业格局和未来演进等维度，全面解析 112G SerDes 这一精密而复杂的高速接口技术，为产业链决策者提供深度参考。
2 技术定义与关键参数概览
112G SerDes 本质上是一个混合信号 IP 核，融合了高速模拟电路、模数转换器（ADC）与大规模数字信号处理算法。其核心任务是在芯片间的铜缆、背板、PCB 走线或芯片到光引擎的短距互联中，将并行总线压缩为单对差分的 112 Gbps PAM4 串行流，并在接收侧准确恢复数据和时钟。与上一代 56 Gbps PAM4 相比，112G SerDes 不仅在速率上翻倍，更在损耗补偿、噪声抑制和能效方面提出严苛要求。其关键参数群包括：单通道速率 112 Gbps（符号率 56 Gbaud），发射端差分电压摆幅约为 600–800 mVppd，接收端可容忍的通道插入损耗在长距（LR）场景下需达到 28 dB，而在超长距（ELR）应用中扩展至 40 dB 以上，Cadence 3nm ELR IP 更将这一指标推至 45 dB。裸物理层误码率（Pre‑FEC BER）需优于 1E‑4，以配合 KP4 Reed‑Solomon 前向纠错实现系统级无误码输出。功耗方面，行业领先的 7nm/5nm IP 典型值在 2.5–3.5 pJ/bit 之间，3nm 节点则有望下探至 2 pJ/bit 附近，直接影响 800G 端口总功耗和散热设计。
除上述基础参数外，112G SerDes 的设计空间还涵盖多个关键的次级指标。接收端抖动容忍度需覆盖从低频供电噪声到高频随机抖动，典型要求为在 10 kHz~100 MHz 范围内容忍超过 0.3 UI 的正弦抖动。回波损耗在直流至 28 GHz 带宽内需优于 −10 dB，以确保信号能量高效耦合进信道。共模抑制比则必须在千兆赫频段保持 30 dB 以上，以对抗共模噪声向差模的模态转换。更为关键的是，112G SerDes 引入了链路训练和自适应均衡协议，如 IEEE 802.3 附录 120D/E 定义的链路训练状态机，可实现 TX 均衡系数、RX 连续时间线性均衡（CTLE）和判决反馈均衡（DFE）的闭环优化。这些参数的组合使得一颗 112G SerDes IP 核不仅仅是“更快的收发器”，而是一个能够主动感知信道状态、实时调整数千个内部参数的全自适应通信系统。在最新的长距应用中，SerDes IP 甚至需要支持多达 30 个以上的 DFE 抽头和数百阶的 FFE 抽头，其数字部分的规模已超过早期基带处理器。
3 驱动因素：AI 时代的带宽爆炸
112G SerDes 并非孤立的接口速率升级，而是整个 IT 基础设施面对 AI 工作负载时产生的必然结果。大模型训练集群中，数千颗 GPU 通过 NVLink、Infiniband 或超以太网互联，东西向流量以每周期 Tbps 级增长。以 GPT‑4 级别模型训练为例，典型集群包含数万张 H100/B200 加速卡，其全规约通信带宽需求可达数百 Tbps，这对交换芯片的端口密度和单端口速率提出了极限挑战。同时，数据中心在向 400G、800G 乃至 1.6T 端口演进，每一代端口带宽翻倍都需要底层物理通道速率同步跃升：一个 800G‑DR8 光模块需要 8 条 112 Gbps 电通道，而即将到来的 1.6T 则需要 8 条 224 Gbps 或 16 条 112 Gbps 通道。此外，PCIe 6.0/7.0、CXL 3.0 等互连标准都逐步引入基于 PAM4 的高速物理层，将 SerDes 速率天花板不断推高。因此，112G SerDes 是通往 800G 时代不可或缺的钥匙，其性能直接决定了交换机芯片容量、GPU 跨节点通信效率和全栈 TCO。谁能在最先进工艺节点上提供经过硅验证、高性能低功耗的 112G SerDes IP，谁就掌握了 AI 算力互联生态的定义权。
更深层次看，驱动 112G SerDes 迅速商用化的还有三个底层洪流。第一，摩尔定律放缓迫使系统架构向“拼装式”算力倾斜，单芯片算力提升受阻，必须通过更高速的芯间互联（D2D）和机架间互联来聚合多芯片算力，而 112G SerDes 是现有电气互联技术中成本效益比最优的远程扩展方案。第二，共封装光学（CPO）和近封装光学（NPO）的兴起，要求 SerDes 从驱动长距离铜背板向驱动极短距离的片上光引擎或中介层走线演进，这催生了“超短距高密度”112G XSR 标准，其功耗、面积和信号完整性约束与背板应用截然不同，进一步丰富了 112G SerDes 的规格谱系。第三，边缘 AI 和推理服务器的爆发，使得 112G SerDes 不仅存在于数据中心超级交换机中，也正在向中层 ToR 交换机和分布式存储节点渗透，形成“高低搭配”的立体需求。根据 LightCounting 预测，2025–2028 年全球 112G SerDes 通道出货量将以 CAGR 42% 增长，仅 800G 光模块所需通道数就将突破 1 亿条，物理层 IP 和配套测试仪表市场将迎来空前繁荣。
4 调制方式的革命：NRZ 到 PAM4 的必然跨越
在 56 Gbps 及以上速率，传统 NRZ（不归零）调制因其奈奎斯特频率达到比特率的一半（即 28 GHz 以上）而面临灾难性的通道衰减。以典型 FR‑4 PCB 材料为例，28 GHz 频点的插入损耗可达每英寸 1.5 dB 以上，极短距离内信号幅度便会被噪声淹没。PAM4 通过引入四个幅度电平（00、01、10、11），在一个符号周期内传输 2 比特信息，将符号率降至 56 Gbaud，奈奎斯特频率随之减半至 28 GHz，从而使高频损耗大幅降低。然而，PAM4 付出的代价是信号垂直裕量被压缩为 NRZ 的 1/3，导致信噪比（SNR）理论恶化约 9.5 dB。同时，四个电平不仅带来三个眼图开口，还引入电平间非线性转换、模数转换的非线性误差以及时钟恢复复杂度。这迫使电路设计从模拟均衡为主转向以高速 ADC 和 DSP 为核心的架构，并依赖强大的数字域均衡与纠错来弥补 SNR 损失。可以说，112G 时代彻底宣告了全 DSP 架构 SerDes 的胜利。
更细致地分析，PAM4 的引入其实引发了一条深刻的技术链式反应。首先，符号间的三个电平跳变不再是简单的 0→1 切换，而是涉及 −1、−1/3、+1/3、+1 四种脉冲幅度，这会激发非线性信道特性如电平相关上升/下降时间、电平相关脉冲散开等新问题。为此，发射端必须提供精细的线性预加重和电平间隔控制，甚至在部分设计中引入数字预失真（DPD）来线性化整个信号路径。其次，接收端的 ADC 面临更大的动态范围压力，因为 PAM4 信号在信道衰减后，其最大与最小电平之间的差距可能仅有数十 mV，而噪声和残余 ISI 的峰峰值却可能接近这个量级，这要求 ADC 有效位数（ENOB）在 28 GHz 输入带宽下达到 5~6 位，其设计难度不亚于微波频段的仪器级转换器。第三，时钟恢复回路必须从稀疏的 PAM4 符号边沿中提取定时信息，符号间大量的“中间过渡”并不经过零电平，传统 Alexander 型鉴相器效率急剧下降，必须转向基于 Mueller‑Müller 或波特率采样的 CDR 架构，这又要求前向均衡器先行恢复干净眼图。可见，NRZ 到 PAM4 的跨越，不止是多了一个 bit 的调制阶数，而是把 SerDes 设计带入了全方位权衡系统复杂性和功耗的深水区。
5 发射端：精密信号预补偿与 FIR 均衡
发射端（TX）负责将 112 Gbps 数据流转化为高质量的 PAM4 模拟波形，并驱动信道。其信号链由 PAM4 编码器、高阶有限冲激响应（FIR）均衡器、分段式电流模逻辑（CML）驱动器以及阻抗校准电路构成。为了对抗奈奎斯特频率处的通道衰减，TX 普遍采用 3 抽头到 7 抽头的符号间隔 FIR 滤波器，实现可编程的前驱加重、主驱和后驱去加重，在特定频带产生增益提升，其分辨率通常达到 1/32 UI 级别，增益步进可小于 0.5 dB。先进设计还引入了基于查找表的非线性校正，以补偿驱动级因工艺‑电压‑温度（PVT）波动导致的电平对称性恶化。输出驱动器本身必须在线性度与功耗之间取得艰难平衡：112 Gbps 下驱动 100Ω 差分负载至 600 mVppd 摆幅，同时维持三次谐波失真在 −40 dBc 以下，需要精巧的电流源切换拓扑，如包含退化电感的共源共栅结构，甚至引入片上变压器进行阻抗变换。此外，TX 还必须提供严格的终端匹配、带宽可调的前馈均衡器自适应算法，以及支持 IEEE 链路训练的握手协议，使其能在初始化阶段与远端接收器协商最优 FIR 系数，在数十毫秒内完成链路建立。
更前沿的 TX 架构正在向数字密集型方向演进。例如，一种被称为“分段 DFE 预编码”的技术，通过在发射端利用远端 DFE 反馈的抽头信息，在发送符号序列中预先注入抵消 ISI 的码间相关，从而极大减轻接收端 DFE 的误差传播风险，这一技术在 112G ELR 场景中可将 SNR 需求降低 1~2 dB。同时，随着 224 Gbps（112 Gbaud PAM4）预研的启动，发射端开始探索高带宽的脉冲整形技术，如升余弦（Raised Cosine）和根升余弦（RRC）成形，以取代传统 NRZ/PAM4 的方波驱动，从而在频谱效率和实现复杂度之间寻找新平衡点。在工艺维度，3nm FinFET 和更先进的 GAA 晶体管为 TX 提供了更高的 fT 和 fmax，使驱动器在 56 GHz 带宽下仍能保持足够的增益线性度，但同时引入的栅极电阻增大、可靠性和自热效应等新难题，正在倒逼 TX 电路的拓扑变革。
6 信道与信号完整性的极限挑战
112G SerDes 所面临的物理信道是决定其设计边界的首要因素。在数据中心交换机或 AI 服务器内部，典型信道由多段 PCB 走线、两对连接器、子卡到背板的过孔以及芯片封装基板组成，总长度可达 1~1.5 米。在 28 GHz 奈奎斯特频率处，普通 Megtron 6 级 PCB 材料的插入损耗约为 0.8 dB/英寸，而低损耗材料如 Megtron 8 可将其压至 0.6 dB/英寸，但即便如此，完整的背板链路插入损耗仍轻松突破 35 dB。损耗之外，更棘手的是频率相关的群延迟变化、多段过孔造成的阻抗不连续反射，以及密集布线所带来的远端串扰（FEXT）和近端串扰（NEXT）。在 112G 速率下，连接器的 stub 效应和过孔残桩哪怕只有 0.2 mm，其谐振频率都会落入信号频带内，形成尖锐的吸收峰。此外，铜箔表面粗糙度引起的额外损耗也达到不可忽略的程度。为了在设计阶段就精确预测这些效应，业界已普遍采用包含全波电磁仿真、IBIS‑AMI 模型和统计信号分析的系统仿真流程，仿真时间动辄以周计算。信道设计甚至反过来影响 PCB 叠层厚度、铜箔类型和玻璃纤维编织方式的选择，体现了“物理层设计从信道到芯片一体化”的新工程范式。
信号完整性（SI）工程师的工作重点也从时域眼图扩展到综合考量功率谱密度、反射参数 S 参数和模式转换。一个典型的 112G LR 信道 S 参数矩阵包含数十个端口，其数据处理量巨大。更为复杂的是，真实运行环境中温度变化会导致损耗斜率漂移，湿度会引起 PCB 介电常数变化，长期老化会使连接器接触电阻增加，这些缓慢偏移要求链路必须具有充足的裕量。为此，IEEE 802.3ck 标准委员会在定义 112G 电接口时，除了规定必须满足的 COM（信道操作裕度）不低于 3 dB 之外，还详细设定了最差情况下的插入损耗偏差、回波损耗界限和积分串扰噪声上限。COM 值实际上是一个将信噪比、ISI、抖动和串扰融合为一的单一品质因数，其计算涵盖了所有主要的损伤机制。只有当仿真 COM 值达标，一块背板才有资格承载 112G 信号。正是这种严苛的信道约束，塑造了 112G SerDes 从均衡算法到时钟架构的几乎所有设计选择。
7 接收端模拟前端：CTLE、VGA 与超高线性度
信号的拯救始于接收端（RX）模拟前端（AFE）。在进入 ADC 采样之前，微弱的差分信号需经历由 CTLE（连续时间线性均衡器）、可变增益放大器（VGA）和直流偏移校正电路串接而成的调理链路。112G SerDes 的 CTLE 不仅是一个简单的单级 RC 退化放大器，而往往是 34 级级联的可编程多级均衡器，每一级提供独立的低频增益、零点频率和峰值增益调节，覆盖从数百 MHz 至 30 GHz 的宽频带。先进设计中引入了基于电感峰化的 CTLE，利用片上螺旋电感或变压器在 1428 GHz 区间产生正增益峰化，以补偿信道在奈奎斯特频率附近的锐减，电感值精确到 pH 级，并通过数字控制电容阵列进行微调。VGA 则负责将 CTLE 输出幅度重建至 ADC 满量程输入范围，其增益动态范围需超过 20 dB，并具备极低的群延迟波动，以免引入额外的符号间干扰。整个 AFE 的最大挑战在于线性度：由于 PAM4 的垂直裕量极窄，AFE 的 1 dB 压缩点和三阶交调截取点必须足够高，以保证在放大微小信号时不产生幅度失真，任何增益压缩都会直接转化为电平错误，进而恶化误码率。模拟设计者因此需要在 7nm/5nm 工艺有限的供电电压（通常 0.8~1.0V）下，综合运用多栅极偏置、无源衰减器、以及电流复用技术来拓宽线性动态范围。
同时，AFE 还必须包含一套精密的校准系统，例如直流偏移消除回路，其建立时间需控制在几百纳秒以内，以应对训练阶段的快速时序变化。共模电压传感和调节也是不可或缺的，因为在低频端，PCB 的共模阻抗不连续会将共模噪声部分转换为差模噪声。此外，ESD 防护结构在 56 Gbaud 下必须提供小于 100 fF 的寄生电容，同时承受 2kV HBM 冲击，迫使 IO 设计采用分布式 ESD 二极管与 T 型线圈共享的紧凑布局。可以说，AFE 是 112G SerDes 性能的“守门员”——若前端压垮了信号质量，后续的 DSP 再强大也只能处理垃圾数据。
8 接收端全 DSP 引擎：从 FFE 到 DFE 与 MLSD
在信号被 ADC 转换为数字域之后，庞大的 DSP 引擎开始施展其魔力。120160 位的并行总线（采样率通常为 78 位、5664 GS/s）首先进入 FFE（前馈均衡器），这是一个数十阶的横向滤波器，用以消除前驱 ISI 和部分后驱 ISI，同时完成时钟相位内插和增益修正。FFE 之后是最为关键的判决反馈均衡器（DFE），它通过将已判决的符号反馈回来，以消除后驱 ISI 而不放大噪声——这正是 DFE 相比线性均衡器的根本优势。112G 接收端 DFE 通常具备 2535 个反馈抽头，第一抽头的反馈回路必须在一个单位间隔（约 17.86 ps）内完成乘法、加法和判决，这对数字物理实现提出极端挑战，往往需要采用循环展开（loop unrolling）或预测并行架构来换取时序余量。在 DFE 之后，部分高性能设计引入了最大似然序列检测器（MLSD）或软输出维特比算法（SOVA），利用 PAM4 的 state trellis 进行深度序列估计，尤其对非线性 ISI 和脉冲尾部残响有着传统 DFE 不可比拟的纠错能力。MLSD 的复杂度随信道记忆长度指数增长，因此实际上集成 4 状态或 16 状态简化网格的 NMLSD 使用更为普遍，功耗仅增加约 1520%，但可获得 0.81.2 dB 的信噪比提升。这是 112G 进入长距版图的关键技术王牌之一。
数字域的另一个重要模块是自适应引擎。几乎所有的均衡系数都不是静态的，而是由基于最小均方（LMS）或递归最小二乘（RLS）算法的自适应回路持续更新。在 112G SerDes 中，往往需要数百个自适应回路并行工作，协调 FFE、DFE、增益、时钟相位甚至 AFE 参数，形成一个多变量优化系统。每个符号间隔内，算法都需要完成误差梯度计算与抽头更新，计算量可达每秒万亿次乘加操作。这要求专有的 DSP 微架构，包括定制指令集、向量寄存器文件和专用数据路径，远非普通 RISC 处理器所能负荷。进一步地，随着机器学习算法的渗透，部分前沿 IP 供应商开始研究将神经网络应用于链路均衡和参数寻优，利用轻量级推理引擎实时预测信道变化，实现“认知型”物理层，这一方向将使 SerDes 从单一的自适应回路进化到自我恢复和预防性调整的智能系统。
9 时钟与数据恢复（CDR）的架构演进
在 112G PAM4 传输中，从接收数据中恢复出准确的时间基准，其难度远超 NRZ 时代。由于 PAM4 信号存在 0、1/3、2/3、1 四种幅度，大量符号跳变并不通过零电平，传统的基于过零点检测的 bang‑bang 鉴相器几乎失效，因此业界转向了两类主流 CDR 架构：波特率相位检测与 Mueller‑Müller 鉴相。Mueller‑Müller CDR 不需要过零采样，直接从波特率采样值中提取定时误差，其基本思路是利用相邻符号间的受控 ISI 来感知采样相位偏移，其增益特性十分依赖于前向均衡的状态。因此，在实际的 112G 系统中，CDR 往往与均衡器构成紧密耦合的联合收敛环路：相位检测器前通常置有专用的“时钟恢复 FFE”或采用判决反馈重建一个近似 NRZ 的波形进行鉴相，以规避 PAM4 非零电平转换的模糊性。这种双环结构（内环时钟相位，外环均衡系数）使锁定时间增加，但保证了最终跟踪精度。
另一个关键趋势是全数字 CDR（ADPLL‑based CDR）渐成主流。在深亚微米工艺下，用全数字锁相环替代传统模拟电荷泵锁相环，可以实现更高的频率分辨率、更灵活的带宽可控性和更低的面积。数字环路滤波器可以方便地在初始化阶段采用宽带快速捕获，锁定后切换为窄带以抑制高频抖动，这种带宽动态切换是模拟环路难以实现的。为了支持频谱扩展时钟（SSC）等低频大调制跟踪，112G CDR 的下行跟踪带宽通常可达几 MHz，累积频率误差跟踪范围超过 ±5000 ppm，而随机抖动产生则必须控制在 80 fs rms 以下。其中，数控振荡器（DCO）或时间数字转换器（TDC）的分辨率需要达到几百飞秒，在 3nm 工艺下这可以通过路径延时时间放大和粗‑细两级结构来实现。CDR 的指标同时还要满足 IEEE 规范的接收端抖动容限模板，该模板在 4 MHz 以上要求至少 0.05 UI 的正弦抖动耐受，这对环路延迟和稳定性设计提出了极致边界。
10 FEC 与链路预算：从 Pre-FEC BER 到净无误码
前向纠错是 112G 生态系统实现“零误码”的最后一道保险。KP4 Reed‑Solomon (544,514) 码已是 802.3ck 100G/通道电接口和 400G/800G 光接口的事实标准，它能在 1E‑4 原始误码率（pre‑FEC BER）下，提供不到 1E‑15 的输出误码率，净编码冗余约为 5.8%。然而，这一纠正能力是有代价的：FEC 引入约 150 ns 的固定延迟，并要求 SerDes 有确切的对齐边带（Alignment Marker）逻辑，以保证 544 符号边界同步。在海量并行的 800G 端口（8 条通道）中，所有通道的 FEC 对齐和分发还必须支持通道偏差补偿，使得跨通道的纠错通路在逻辑上一致。在 112G 长距应用中，链路预算通常分配方式如下：信道插入损耗 35 dB，TX 幅度 + 噪声 + 抖动损耗合计约 28 dB，CTLE/DFE 提供约 32 dB 增益，剩余 SNR 裕量预留给 pre‑FEC BER 1E‑4 目标约 3 dB。这个预算极其紧张，逼得每一个设计环节都要“锱铢必较”。
为了进一步扩展链路余量，业界正在向更强大的 FEC 方案演进。例如，开放计算项目（OCP）提议的 “端到端 FEC” 串联码，将 RS 码与内部轻量级 BCH 码级联，或者引入 LDPC（低密度奇偶校验）。下一代 224 Gbps PAM4 链路极有可能采用与 Ethernet 800G‑LR 光模块同源的级联 Hamming(128,120)+BCH，其编码增益比 KP4 高出 2 dB 左右，随之而来的是更大的实现复杂度和延迟。因此，112G SerDes IP 在开发时就必须在架构上预留灵活性，支持多种 FEC 类型的硬件加速器动态配置，甚至支持 FEC 旁路模式，以适应芯片到光引擎的超短距应用。
11 工艺挑战：从 7nm 到 3nm 的功耗与性能曲线
半导体工艺是 112G SerDes 物理实现的土壤，每一代工艺节点的进步都直接转化为功耗、面积和性能的三维收益。在 16nm/12nm 时代，112G 的实现极其困难，功耗常高达 5 pJ/bit 以上，且往往需要放弃部分长距指标。7nm FinFET 的引入大幅提升了晶体管的 fT（约 350 GHz），降低了金属层电容，使 112G LR SerDes 首次实现商用化量产，功耗压至 2.5‑3.0 pJ/bit。5nm 节点通过更精细的 fin pitch 和钴互联，将本征延迟进一步降低了约 15%，同时允许更窄的线宽从而减少寄生，能够以更紧凑的面积实现同等性能。3nm 节点则将 112G SerDes 推至新的高度：Cadence、Synopsys 和 Alphawave 等 IP 厂商均在台积电 N3 或 N3E 上实现了 45 dB 的超长距能力，同时能在 2 pJ/bit 以下稳定运行，这是依靠了 FinFlex 混合单元架构、超高密度 MIM 电容和背面供电等新技术。但在享受工艺红利的同时，设计者也面临极端的电源完整性困扰：3nm 下供电电压不超过 0.75V，而瞬态电流可达数百毫安，片上 IR 压降和 di/dt 噪声足以让高频 PLL 抖动倍增。为此，封装与片上去耦必须采用深沟电容与金属‑绝缘层‑金属（MIM）电容阵相结合的层级化电源网络，甚至需要动用集成电压调节器（IVR）进行片内动态电压缩放。此外，随着量子隧穿效应导致的器件奇随机变化加剧，112G 模拟电路必须依靠数字校正和冗余来克服失配，这使混合信号设计验证的复杂度呈爆炸性增长。
从 112G 推进到下一代 224G，工艺的影响更加凸显。224G SerDes 的符号率翻倍至 112 Gbaud，奈奎斯特频率达 56 GHz，这对于晶体管 fmax （需>400 GHz） 和金属化层的寄生电容提出了极端要求。目前来看，只有 3nm 及以下的最先进节点有机体半导体（如未来 2nm 的 GAA 纳米片）才能在能效平衡下实现，这将进一步拉大先进节点与成熟节点之间的“物理层能力鸿沟”，并深刻影响 SerDes IP 供应商的竞争格局。
12 功耗、能效、面积与热设计
112G SerDes 作为芯片内部一个极度活跃的子系统，其功耗和散热直接影响整颗交换芯片或 AI 加速器的可行性。一个典型的 51.2T 交换机芯片集成了 256 条 112G 通道，若每条功耗 2.5 pJ/bit，则 SerDes 总功耗将达到 72W，加上核心逻辑后全芯片热设计功耗（TDP）可能逼近 350W，必须借助高级风冷或液冷散热。这正是能效指标被推到台前的原因。降低功耗的手段覆盖了从工艺、电路设计到体系架构的全栈创新。电路层面，电流模驱动器和高速 ADC 转换为基于环形放大器或动态比较器的结构，可省去静态偏置电流；数模混合均衡采用时分复用共享硬件资源，可将 FFE/DFE 的数字逻辑功耗降低 30%；甚至时钟分配也引入 LC 谐振型全局时钟网络来替代传统缓冲器树，用更少的能量来传输高频时钟。
能效不仅关乎功耗绝对值，还包含功耗的通道间变异和电压/温度适应能力。先进 IP 内设置了多条功耗维度的可配置性，例如在短距应用时关闭部分 DFE 抽头、降低 ADC 精度至 5 位，或者将 CTLE 级数缩减，可使单通道功耗动态下降 40% 以上。面积方面，112G SerDes 的单个宏单元（包含 TX+RX+PLL）通常占 0.5~1.0 mm²，对于 2048 通道的超大规模芯片，总面积将占据 10%~20% 的芯片面积，于是一些 IP 供应商提出“通道对”（quad）架构，即四通道共享一个 PLL 和偏置电路，以摊薄固定成本，同时保持足够的隔离度。热设计还必须严防热点效应：通过热仿真，发现 SerDes 阵列中心通道会比边缘高 5°C 以上，这种温差会引发不同通道间的延时差和 BER 不均衡，因此版图布局和功耗均衡调度成为后端设计的关键课题。
13 IP 生态系统与竞争格局
112G SerDes 市场已形成由 Cadence、Synopsys 和 Alphawave（原 AlphaWave IP）三巨头领衔，博通、Marvell 等垂直整合巨头以及一些创业公司（如 eTopus、Rambus）共同参与的竞争格局。Cadence 凭借其在 3nm ELR 上的领先验证，以及与台积电的深度合作，在高端 AI/交换机市场占据先发优势；Synopsys 则以其“DesignWare 112G Ethernet PHY”和强大的数模混合验证平台，覆盖从消费到超大规模数据中心的长尾市场。Alphawave 作为纯 IP 授权商，以激进的技术路线图著称，2023 年率先发布了 3nm 112G‑XSR 和 224G 预研 IP。博通与 Marvell 由于其自身具备顶级交换芯片和 DSP 光模块业务，其 SerDes 技术为对内专有，但也偶尔以定制化 IP 形式提供给深度合作伙伴。这形成了一个两层的生态系统：通用 IP 供应商为大量无晶圆设计公司提供标准化接口，使其能够快速量产 AI 加速器、DPU 和高级 FPGA；而垂直巨头则在其旗舰产品中保持独自优化的 SerDes，形成产品差异化。在这种生态中，互操作性测试验证（如以太网 plug‑fest）成为重要纽带，确保来自不同 IP 的 112G 设备可以在同一背板或光纤链路中无缝互联。
同时，RISC‑V 和 Chiplet 开源生态的兴起，也促使 SerDes IP 走向更细粒度的模块化，UCIe（Universal Chiplet Interconnect Express）联盟已将基于 PAM4 的高速 SerDes 列为未来芯粒间互联的候选物理层标准，这将开辟一个全新的“小芯片” SerDes 市场，使得 112G IP 可能被集成到节点控制器、HBM 内存桥接芯片等非传统网络芯片中，进一步拓宽市场边界。
14 测试验证与标准合规性
112G SerDes 的量产离不开复杂的测试验证体系，其核心包括硅前仿真和硅后测试两大阶段。硅前阶段，通常需运行数以万计的 AMI 模型仿真用例，覆盖所有 PVT 角、信道模型和抖动容限模板，这往往通过大量并行化的 EM/solver 加速平台来削减时间，即使这样，验证一个完整的 128 通道 IP 仍可能需要数月的机时。硬件测试方面，必须有高性能的误码仪（BERT）、实时示波器、矢量网络分析仪和协议分析仪共同工作，通常需要 70 GHz 带宽级别的设备。如今，测试已从单纯的通道 BER 检测向根源分析转移：利用内置眼扫描功能，可以绘制 3D 误码率轮廓图，定位导致 BER 退化的特定电压‑时间区域，从而辨别是 ISI 主导、串扰主导还是电源噪声主导的失效模式。112G 的互连接口标准如 IEEE 802.3ck、OIF‑CEI‑112G 和以太网 800G 规范，都指定了大量的必测项目，包括 JTOL、回波损耗极限以及压力测试眼图模板，任何商用 IP 必须通过这些。此外，因应大批量生产中的晶圆级探针测试，设计必须内建环路测试（Loopback）和伪随机序列发生器/检验器，以最小的外部仪器依赖实现 ATE 上的高速筛选，这是影响最终成本和产能的关键边角技术。
在合规性方面，112G SerDes 对于跨供应商互操作性的依赖史无前例。以太网联盟和 OIF 组织每季度举行的互通测试大会（Plug‑fest），已成为各 IP 供应商展示其链路鲁棒性能的擂台。在这些标准会议上，来自不同厂家的网卡、交换芯片和光模块被强制配对进行链路建立、FEC 锁定和满载误码率测试，所有结果需公开披露。互操作问题的根源往往隐藏于链路训练协议中的特定状态机转换时序、时钟容限或均衡协商参数的细微差异，这一过程凸显了“标准文本之外”的工程默契和成熟度。因此，112G SerDes 的成功不仅仅取决于实验室的峰值参数，更决定于它在无数真实信道和异质设备交织环境中所展现出来的宽容性和稳定性。
15 未来展望：224G 与光电融合趋势
展望 2025 年之后，单通道 112G 将作为基础物理层推动向 224G 的演进。IEEE 802.3dj 工作组已开展 200G/通道电接口的标准化，预计采用 112 Gbaud PAM4 延续当前架构，但奈奎斯特频率翻倍至 56 GHz，此时传统的 FR‑4 背板几乎无法胜任 2 英寸以上传输，信道技术必然向超低损耗介电材料（如陶瓷填充聚四氟乙烯）、共面波导、CPO 光和电协同等方案跃迁。同时，随着共封装光学（CPO）和线性驱动光模块（LPO）的加速落地，112G SerDes 的角色将发生分化：在 CPO 方案中，SerDes 被极度缩短至 1~2 mm 的 XSR 模式，功耗和复杂度大幅降低；而在 LPO 中，112G SerDes 必须直接驱动光发射器，要求驱动器具备极高的线性和带宽，并可能集成激光器偏置和自动功率控制功能，SerDes 和光学驱动电路的界限开始模糊。更长远看，200G+ 的 SerDes 可能会与硅光子调制器直接集成在同一个中介层甚至同一颗 SoC 中，形成“电光融合 SerDes”，这将是未来 10 年芯片间互联技术最激动人心的变革。最终，物理层技术竞争的焦点将从单一的速率数字转向带宽密度、能效比和介质适应智能化的综合较量，而 112G SerDes 正是这场漫长竞赛中决定性的起跑线。