112G SerDes

1 執行摘要：一分鐘看懂 112G SerDes

112G SerDes 是單通道速率達到 112 Gbps 的高速序列/解串器介面 IP，已成為 AI 算力中心、800G/1.6T 光互聯與高效能運算體系的物理層基石。它採用 PAM4 四電平脈衝幅度調變，將傳統 NRZ 信令的符號率壓縮一半，從而在嚴重損耗的通道上實現每通道百 G 級傳輸。該技術通過一系列模擬前端調理與龐大的數字訊號處理（DSP）引擎，在充滿噪聲、串擾和符號間干擾的物理環境中將誤位元速率壓制到前向糾錯（FEC）可糾正的水平，最終交付近乎無損的資料搬運能力。2023 年，Cadence 在 台積電 3nm FinFET 工藝上驗證的 112G‑ELR SerDes IP，將接收端鏈路補償能力推至 45 dB 插入損耗，並演示了原始誤位元速率低至 E‑10 量級，標誌著 SerDes 物理層設計進入以全 DSP 架構與超高能效為特徵的新紀元。這一里程碑不僅是速度的記錄，更象徵著 SerDes 從傳統混合訊號電路向“軟體定義物理層”的範式轉移——通道特性可以被數字域即時感知和補償，鏈路適應性達到前所未有的高度。隨著 AI 大型模型訓練叢集的擴張，節點間通訊頻寬需求呈指數增長，112G SerDes 已成為打通 GPU、交換器、儲存和光模組之間資料洪流的關鍵閘門，其效能優劣直接對映為 AI 訓練效率、資料中心總體擁有成本（TCO）乃至整個產業生態的競爭力。本報告將從技術原理、設計架構、工藝實現、產業格局和未來演進等維度，全面解析 112G SerDes 這一精密而複雜的高速介面技術，為產業鏈決策者提供深度參考。

2 技術定義與關鍵引數概覽

112G SerDes 本質上是一個混合訊號 IP 核，融合了高速類比電路、模數轉換器（ADC）與大規模數字訊號處理演算法。其核心任務是在晶片間的銅纜、背板、PCB 走線或晶片到光引擎的短距互聯中，將並行匯流排壓縮為單對差分的 112 Gbps PAM4 序列流，並在接收側準確恢復資料和時鐘。與上一代 56 Gbps PAM4 相比，112G SerDes 不僅在速率上翻倍，更在損耗補償、噪聲抑制和能效方面提出嚴苛要求。其關鍵引數群包括：單通道速率 112 Gbps（符號率 56 Gbaud），發射端差分電壓擺幅約為 600–800 mVppd，接收端可容忍的通道插入損耗在長距（LR）場景下需達到 28 dB，而在超長距（ELR）應用中擴充套件至 40 dB 以上，Cadence 3nm ELR IP 更將這一指標推至 45 dB。裸物理層誤位元速率（Pre‑FEC BER）需優於 1E‑4，以配合 KP4 Reed‑Solomon 前向糾錯實現系統級無誤碼輸出。功耗方面，行業領先的 7nm/5nm IP 典型值在 2.5–3.5 pJ/bit 之間，3nm 節點則有望下探至 2 pJ/bit 附近，直接影響 800G 埠總功耗和散熱設計。

除上述基礎引數外，112G SerDes 的設計空間還涵蓋多個關鍵的次級指標。接收端抖動容忍度需覆蓋從低頻供電噪聲到高頻隨機抖動，典型要求為在 10 kHz~100 MHz 範圍內容忍超過 0.3 UI 的正弦抖動。回波損耗在直流至 28 GHz 頻寬內需優於 −10 dB，以確保訊號能量高效耦合進通道。共模抑制比則必須在千兆赫頻段保持 30 dB 以上，以對抗共模噪聲向差模的模態轉換。更為關鍵的是，112G SerDes 引入了鏈路訓練和自適應均衡協議，如 IEEE 802.3 附錄 120D/E 定義的鏈路訓練狀態機，可實現 TX 均衡係數、RX 連續時間線性均衡（CTLE）和判決反饋均衡（DFE）的閉環最佳化。這些引數的組合使得一顆 112G SerDes IP 核不僅僅是“更快的收發器”，而是一個能夠主動感知通道狀態、即時調整數千個內部引數的全自適應通訊系統。在最新的長距應用中，SerDes IP 甚至需要支援多達 30 個以上的 DFE 抽頭和數百階的 FFE 抽頭，其數字部分的規模已超過早期基帶處理器。

3 驅動因素：AI 時代的頻寬爆炸

112G SerDes 並非孤立的介面速率升級，而是整個 IT 基礎設施面對 AI 工作負載時產生的必然結果。大型模型訓練叢集中，數千顆 GPU 通過 NVLink、Infiniband 或超乙太網路互聯，東西向流量以每週期 Tbps 級增長。以 GPT‑4 級別模型訓練為例，典型叢集包含數萬張 H100/B200 加速卡，其全規約通訊頻寬需求可達數百 Tbps，這對交換晶片的埠密度和單埠速率提出了極限挑戰。同時，資料中心在向 400G、800G 乃至 1.6T 埠演進，每一代埠頻寬翻倍都需要底層物理通道速率同步躍升：一個 800G‑DR8 光模組需要 8 條 112 Gbps 電通道，而即將到來的 1.6T 則需要 8 條 224 Gbps 或 16 條 112 Gbps 通道。此外，PCIe 6.0/7.0、CXL 3.0 等互連標準都逐步引入基於 PAM4 的高速物理層，將 SerDes 速率天花板不斷推高。因此，112G SerDes 是通往 800G 時代不可或缺的鑰匙，其效能直接決定了交換器晶片容量、GPU 跨節點通訊效率和全棧 TCO。誰能在最先進工藝節點上提供經過矽驗證、高效能低功耗的 112G SerDes IP，誰就掌握了 AI 算力互聯生態的定義權。

更深層次看，驅動 112G SerDes 迅速商用化的還有三個底層洪流。第一，摩爾定律放緩迫使系統架構向“拼裝式”算力傾斜，單晶片算力提升受阻，必須通過更高速的芯間互聯（D2D）和機架間互聯來聚合多晶片算力，而 112G SerDes 是現有電氣互聯技術中成本效益比最優的遠端擴充套件方案。第二，共封裝光學（CPO）和近封裝光學（NPO）的興起，要求 SerDes 從驅動長距離銅背板向驅動極短距離的片上光引擎或中介層走線演進，這催生了“超短距高密度”112G XSR 標準，其功耗、面積和訊號完整性約束與背板應用截然不同，進一步豐富了 112G SerDes 的規格譜系。第三，邊緣 AI 和推論伺服器的爆發，使得 112G SerDes 不僅存在於資料中心超級交換器中，也正在向中層 ToR 交換器和分散式儲存節點滲透，形成“高低搭配”的立體需求。根據 LightCounting 預測，2025–2028 年全球 112G SerDes 通道出貨量將以 CAGR 42% 增長，僅 800G 光模組所需通道數就將突破 1 億條，物理層 IP 和配套測試儀表市場將迎來空前繁榮。

4 調變方式的革命：NRZ 到 PAM4 的必然跨越

在 56 Gbps 及以上速率，傳統 NRZ（不歸零）調變因其奈奎斯特頻率達到位元率的一半（即 28 GHz 以上）而面臨災難性的通道衰減。以典型 FR‑4 PCB 材料為例，28 GHz 頻點的插入損耗可達每英寸 1.5 dB 以上，極短距離內訊號幅度便會被噪聲淹沒。PAM4 通過引入四個幅度電平（00、01、10、11），在一個符號週期內傳輸 2 位元資訊，將符號率降至 56 Gbaud，奈奎斯特頻率隨之減半至 28 GHz，從而使高頻損耗大幅降低。然而，PAM4 付出的代價是訊號垂直裕量被壓縮為 NRZ 的 1/3，導致訊雜比（SNR）理論惡化約 9.5 dB。同時，四個電平不僅帶來三個眼圖開口，還引入電平間非線性轉換、模數轉換的非線性誤差以及時鐘恢復複雜度。這迫使電路設計從模擬均衡為主轉向以高速 ADC 和 DSP 為核心的架構，並依賴強大的數字域均衡與糾錯來彌補 SNR 損失。可以說，112G 時代徹底宣告了全 DSP 架構 SerDes 的勝利。

更細緻地分析，PAM4 的引入其實引發了一條深刻的技術鏈式反應。首先，符號間的三個電平跳變不再是簡單的 0→1 切換，而是涉及 −1、−1/3、+1/3、+1 四種脈衝幅度，這會激發非線性通道特性如電平相關上升/下降時間、電平相關脈衝散開等新問題。為此，發射端必須提供精細的線性預加重和電平間隔控制，甚至在部分設計中引入數字預失真（DPD）來線性化整個訊號路徑。其次，接收端的 ADC 面臨更大的動態範圍壓力，因為 PAM4 訊號在通道衰減後，其最大與最小電平之間的差距可能僅有數十 mV，而噪聲和殘餘 ISI 的峰峰值卻可能接近這個量級，這要求 ADC 有效位數（ENOB）在 28 GHz 輸入頻寬下達到 5~6 位，其設計難度不亞於微波頻段的儀器級轉換器。第三，時鐘恢復迴路必須從稀疏的 PAM4 符號邊沿中提取定時資訊，符號間大量的“中間過渡”並不經過零電平，傳統 Alexander 型鑑相器效率急劇下降，必須轉向基於 Mueller‑Müller 或波特率取樣的 CDR 架構，這又要求前向均衡器先行恢復乾淨眼圖。可見，NRZ 到 PAM4 的跨越，不止是多了一個 bit 的調變階數，而是把 SerDes 設計帶入了全方位權衡系統複雜性和功耗的深水區。

5 發射端：精密訊號預補償與 FIR 均衡

發射端（TX）負責將 112 Gbps 資料流轉化為高質量的 PAM4 模擬波形，並驅動通道。其訊號鏈由 PAM4 編碼器、高階有限衝激響應（FIR）均衡器、分段式電流模邏輯（CML）驅動器以及阻抗校準電路構成。為了對抗奈奎斯特頻率處的通道衰減，TX 普遍採用 3 抽頭到 7 抽頭的符號間隔 FIR 濾波器，實現可程式設計的前驅加重、主驅和後驅去加重，在特定頻帶產生增益提升，其解析度通常達到 1/32 UI 級別，增益步進可小於 0.5 dB。先進設計還引入了基於查詢表的非線性校正，以補償驅動級因工藝‑電壓‑溫度（PVT）波動導致的電平對稱性惡化。輸出驅動器本身必須線上性度與功耗之間取得艱難平衡：112 Gbps 下驅動 100Ω 差分負載至 600 mVppd 擺幅，同時維持三次諧波失真在 −40 dBc 以下，需要精巧的電流源切換拓撲，如包含退化電感的共源共柵結構，甚至引入片上變壓器進行阻抗變換。此外，TX 還必須提供嚴格的終端匹配、頻寬可調的前饋均衡器自適應演算法，以及支援 IEEE 鏈路訓練的握手協議，使其能在初始化階段與遠端接收器協商最優 FIR 係數，在數十毫秒內完成鏈路建立。

更前沿的 TX 架構正在向數字密集型方向演進。例如，一種被稱為“分段 DFE 預編碼”的技術，通過在發射端利用遠端 DFE 反饋的抽頭資訊，在傳送符號序列中預先注入抵消 ISI 的碼間相關，從而極大減輕接收端 DFE 的誤差傳播風險，這一技術在 112G ELR 場景中可將 SNR 需求降低 1~2 dB。同時，隨著 224 Gbps（112 Gbaud PAM4）預研的啟動，發射端開始探索高頻寬的脈衝整形技術，如升餘弦（Raised Cosine）和根升餘弦（RRC）成形，以取代傳統 NRZ/PAM4 的方波驅動，從而在頻譜效率和實現複雜度之間尋找新平衡點。在工藝維度，3nm FinFET 和更先進的 GAA 電晶體為 TX 提供了更高的 fT 和 fmax，使驅動器在 56 GHz 頻寬下仍能保持足夠的增益線性度，但同時引入的柵極電阻增大、可靠性和自熱效應等新難題，正在倒逼 TX 電路的拓撲變革。

6 通道與訊號完整性的極限挑戰

112G SerDes 所面臨的物理通道是決定其設計邊界的首要因素。在資料中心交換器或 AI 伺服器內部，典型通道由多段 PCB 走線、兩對聯結器、子卡到背板的過孔以及晶片封裝基板組成，總長度可達 1~1.5 米。在 28 GHz 奈奎斯特頻率處，普通 Megtron 6 級 PCB 材料的插入損耗約為 0.8 dB/英寸，而低損耗材料如 Megtron 8 可將其壓至 0.6 dB/英寸，但即便如此，完整的背板鏈路插入損耗仍輕鬆突破 35 dB。損耗之外，更棘手的是頻率相關的群延遲變化、多段過孔造成的阻抗不連續反射，以及密集佈線所帶來的遠端串擾（FEXT）和近端串擾（NEXT）。在 112G 速率下，聯結器的 stub 效應和過孔殘樁哪怕只有 0.2 mm，其諧振頻率都會落入訊號頻帶內，形成尖銳的吸收峰。此外，銅箔表面粗糙度引起的額外損耗也達到不可忽略的程度。為了在設計階段就精確預測這些效應，業界已普遍採用包含全波電磁模擬、IBIS‑AMI 模型和統計訊號分析的系統模擬流程，模擬時間動輒以周計算。通道設計甚至反過來影響 PCB 疊層厚度、銅箔型別和玻璃纖維編織方式的選擇，體現了“物理層設計從通道到晶片一體化”的新工程範式。

訊號完整性（SI）工程師的工作重點也從時域眼圖擴充套件到綜合考量功率譜密度、反射引數 S 引數和模式轉換。一個典型的 112G LR 通道 S 引數矩陣包含數十個埠，其資料處理量巨大。更為複雜的是，真實執行環境中溫度變化會導致損耗斜率漂移，溼度會引起 PCB 介電常數變化，長期老化會使聯結器接觸電阻增加，這些緩慢偏移要求鏈路必須具有充足的裕量。為此，IEEE 802.3ck 標準委員會在定義 112G 電介面時，除了規定必須滿足的 COM（通道操作裕度）不低於 3 dB 之外，還詳細設定了最差情況下的插入損耗偏差、回波損耗界限和積分串擾噪聲上限。COM 值實際上是一個將訊雜比、ISI、抖動和串擾融合為一的單一品質因數，其計算涵蓋了所有主要的損傷機制。只有當模擬 COM 值達標，一塊背板才有資格承載 112G 訊號。正是這種嚴苛的通道約束，塑造了 112G SerDes 從均衡演算法到時鐘架構的幾乎所有設計選擇。

7 接收端模擬前端：CTLE、VGA 與超高線性度

訊號的拯救始於接收端（RX）模擬前端（AFE）。在進入 ADC 取樣之前，微弱的差分訊號需經歷由 CTLE（連續時間線性均衡器）、可變增益放大器（VGA）和直流偏移校正電路串接而成的調理鏈路。112G SerDes 的 CTLE 不僅是一個簡單的單級 RC 退化放大器，而往往是 34 級級聯的可程式設計多級均衡器，每一級提供獨立的低頻增益、零點頻率和峰值增益調節，覆蓋從數百 MHz 至 30 GHz 的寬頻帶。先進設計中引入了基於電感峰化的 CTLE，利用片上螺旋電感或變壓器在 1428 GHz 區間產生正增益峰化，以補償通道在奈奎斯特頻率附近的銳減，電感值精確到 pH 級，並通過數字控制電容陣列進行微調。VGA 則負責將 CTLE 輸出幅度重建至 ADC 滿量程輸入範圍，其增益動態範圍需超過 20 dB，並具備極低的群延遲波動，以免引入額外的符號間干擾。整個 AFE 的最大挑戰在於線性度：由於 PAM4 的垂直裕量極窄，AFE 的 1 dB 壓縮點和三階交調擷取點必須足夠高，以保證在放大微小訊號時不產生幅度失真，任何增益壓縮都會直接轉化為電平錯誤，進而惡化誤位元速率。模擬設計者因此需要在 7nm/5nm 工藝有限的供電電壓（通常 0.8~1.0V）下，綜合運用多柵極偏置、無源衰減器、以及電流複用技術來拓寬線性動態範圍。

同時，AFE 還必須包含一套精密的校準系統，例如直流偏移消除迴路，其建立時間需控制在幾百納秒以內，以應對訓練階段的快速時序變化。共模電壓感測和調節也是不可或缺的，因為在低頻端，PCB 的共模阻抗不連續會將共模噪聲部分轉換為差模噪聲。此外，ESD 防護結構在 56 Gbaud 下必須提供小於 100 fF 的寄生電容，同時承受 2kV HBM 衝擊，迫使 IO 設計採用分散式 ESD 二極體與 T 型線圈共享的緊湊版面配置。可以說，AFE 是 112G SerDes 效能的“守門員”——若前端壓垮了訊號質量，後續的 DSP 再強大也只能處理垃圾資料。

8 接收端全 DSP 引擎：從 FFE 到 DFE 與 MLSD

在訊號被 ADC 轉換為數字域之後，龐大的 DSP 引擎開始施展其魔力。120160 位的並行匯流排（取樣率通常為 78 位、5664 GS/s）首先進入 FFE（前饋均衡器），這是一個數十階的橫向濾波器，用以消除前驅 ISI 和部分後驅 ISI，同時完成時鐘相位內插和增益修正。FFE 之後是最為關鍵的判決反饋均衡器（DFE），它通過將已判決的符號反饋回來，以消除後驅 ISI 而不放大噪聲——這正是 DFE 相比線性均衡器的根本優勢。112G 接收端 DFE 通常具備 2535 個反饋抽頭，第一抽頭的反饋迴路必須在一個單位間隔（約 17.86 ps）內完成乘法、加法和判決，這對數字物理實現提出極端挑戰，往往需要採用迴圈展開（loop unrolling）或預測並行架構來換取時序餘量。在 DFE 之後，部分高效能設計引入了最大似然序列檢測器（MLSD）或軟輸出維特比演算法（SOVA），利用 PAM4 的 state trellis 進行深度序列估計，尤其對非線性 ISI 和脈衝尾部殘響有著傳統 DFE 不可比擬的糾錯能力。MLSD 的複雜度隨通道記憶長度指數增長，因此實際上整合 4 狀態或 16 狀態簡化網格的 NMLSD 使用更為普遍，功耗僅增加約 1520%，但可獲得 0.81.2 dB 的訊雜比提升。這是 112G 進入長距版圖的關鍵技術王牌之一。

數字域的另一個重要模組是自適應引擎。幾乎所有的均衡係數都不是靜態的，而是由基於最小均方（LMS）或遞迴最小二乘（RLS）演算法的自適應迴路持續更新。在 112G SerDes 中，往往需要數百個自適應迴路並行工作，協調 FFE、DFE、增益、時鐘相位甚至 AFE 引數，形成一個多變數最佳化系統。每個符號間隔內，演算法都需要完成誤差梯度計算與抽頭更新，計算量可達每秒萬億次乘加操作。這要求專有的 DSP 微架構，包括定製指令集、向量暫存器檔案和專用資料路徑，遠非普通 RISC 處理器所能負荷。進一步地，隨著機器學習演算法的滲透，部分前沿 IP 供應商開始研究將神經網路應用於鏈路均衡和引數尋優，利用輕量級推論引擎即時預測通道變化，實現“認知型”物理層，這一方向將使 SerDes 從單一的自適應迴路進化到自我恢復和預防性調整的智慧系統。

9 時鐘與資料恢復（CDR）的架構演進

在 112G PAM4 傳輸中，從接收資料中恢復出準確的時間基準，其難度遠超 NRZ 時代。由於 PAM4 訊號存在 0、1/3、2/3、1 四種幅度，大量符號跳變並不通過零電平，傳統的基於過零點檢測的 bang‑bang 鑑相器幾乎失效，因此業界轉向了兩類主流 CDR 架構：波特率相位檢測與 Mueller‑Müller 鑑相。Mueller‑Müller CDR 不需要過零取樣，直接從波特率取樣值中提取定時誤差，其基本思路是利用相鄰符號間的受控 ISI 來感知取樣相位偏移，其增益特性十分依賴於前向均衡的狀態。因此，在實際的 112G 系統中，CDR 往往與均衡器構成緊密耦合的聯合收斂環路：相位檢測器前通常置有專用的“時鐘恢復 FFE”或採用判決反饋重建一個近似 NRZ 的波形進行鑑相，以規避 PAM4 非零電平轉換的模糊性。這種雙環結構（內環時鐘相位，外環均衡係數）使鎖定時間增加，但保證了最終追蹤精度。

另一個關鍵趨勢是全數字 CDR（ADPLL‑based CDR）漸成主流。在深亞微米工藝下，用全數字鎖相環替代傳統模擬電荷泵鎖相環，可以實現更高的頻率解析度、更靈活的頻寬可控性和更低的面積。數字環路濾波器可以方便地在初始化階段採用寬頻快速捕獲，鎖定後切換為窄帶以抑制高頻抖動，這種頻寬動態切換是模擬環路難以實現的。為了支援頻譜擴充套件時鐘（SSC）等低頻大調變追蹤，112G CDR 的下行追蹤頻寬通常可達幾 MHz，累積頻率誤差追蹤範圍超過 ±5000 ppm，而隨機抖動產生則必須控制在 80 fs rms 以下。其中，數控振盪器（DCO）或時間數字轉換器（TDC）的解析度需要達到幾百飛秒，在 3nm 工藝下這可以通過路徑延時時間放大和粗‑細兩級結構來實現。CDR 的指標同時還要滿足 IEEE 規範的接收端抖動容限模板，該模板在 4 MHz 以上要求至少 0.05 UI 的正弦抖動耐受，這對環路延遲和穩定性設計提出了極致邊界。

10 FEC 與鏈路預算：從 Pre-FEC BER 到淨無誤碼

前向糾錯是 112G 生態系統實現“零誤碼”的最後一道保險。KP4 Reed‑Solomon (544,514) 碼已是 802.3ck 100G/通道電介面和 400G/800G 光介面的事實標準，它能在 1E‑4 原始誤位元速率（pre‑FEC BER）下，提供不到 1E‑15 的輸出誤位元速率，淨編碼冗餘約為 5.8%。然而，這一糾正能力是有代價的：FEC 引入約 150 ns 的固定延遲，並要求 SerDes 有確切的對齊邊帶（Alignment Marker）邏輯，以保證 544 符號邊界同步。在海量並行的 800G 埠（8 條通道）中，所有通道的 FEC 對齊和分發還必須支援通道偏差補償，使得跨通道的糾錯通路在邏輯上一致。在 112G 長距應用中，鏈路預算通常分配方式如下：通道插入損耗 35 dB，TX 幅度 + 噪聲 + 抖動損耗合計約 28 dB，CTLE/DFE 提供約 32 dB 增益，剩餘 SNR 裕量預留給 pre‑FEC BER 1E‑4 目標約 3 dB。這個預算極其緊張，逼得每一個設計環節都要“錙銖必較”。

為了進一步擴充套件鏈路餘量，業界正在向更強大的 FEC 方案演進。例如，開放計算專案（OCP）提議的 “端到端 FEC” 串聯碼，將 RS 碼與內部輕量級 BCH 碼級聯，或者引入 LDPC（低密度奇偶校驗）。下一代 224 Gbps PAM4 鏈路極有可能採用與 Ethernet 800G‑LR 光模組同源的級聯 Hamming(128,120)+BCH，其編碼增益比 KP4 高出 2 dB 左右，隨之而來的是更大的實現複雜度和延遲。因此，112G SerDes IP 在開發時就必須在架構上預留靈活性，支援多種 FEC 型別的硬體加速器動態配置，甚至支援 FEC 旁路模式，以適應晶片到光引擎的超短距應用。

11 工藝挑戰：從 7nm 到 3nm 的功耗與效能曲線

半導體工藝是 112G SerDes 物理實現的土壤，每一代工藝節點的進步都直接轉化為功耗、面積和效能的三維收益。在 16nm/12nm 時代，112G 的實現極其困難，功耗常高達 5 pJ/bit 以上，且往往需要放棄部分長距指標。7nm FinFET 的引入大幅提升了電晶體的 fT（約 350 GHz），降低了金屬層電容，使 112G LR SerDes 首次實現商用化量產，功耗壓至 2.5‑3.0 pJ/bit。5nm 節點通過更精細的 fin pitch 和鈷互聯，將本徵延遲進一步降低了約 15%，同時允許更窄的線寬從而減少寄生，能夠以更緊湊的面積實現同等效能。3nm 節點則將 112G SerDes 推至新的高度：Cadence、Synopsys 和 Alphawave 等 IP 廠商均在臺積電 N3 或 N3E 上實現了 45 dB 的超長距能力，同時能在 2 pJ/bit 以下穩定執行，這是依靠了 FinFlex 混合單元架構、超高密度 MIM 電容和背面供電等新技術。但在享受工藝紅利的同時，設計者也面臨極端的電源完整性困擾：3nm 下供電電壓不超過 0.75V，而瞬態電流可達數百毫安，片上 IR 壓降和 di/dt 噪聲足以讓高頻 PLL 抖動倍增。為此，封裝與片上去耦必須採用深溝電容與金屬‑絕緣層‑金屬（MIM）電容陣相結合的層級化電源網路，甚至需要動用整合電壓調節器（IVR）進行片內動態電壓縮放。此外，隨著量子隧穿效應導致的器件奇隨機變化加劇，112G 類比電路必須依靠數字校正和冗餘來克服失配，這使混合訊號設計驗證的複雜度呈爆炸性增長。

從 112G 推進到下一代 224G，工藝的影響更加凸顯。224G SerDes 的符號率翻倍至 112 Gbaud，奈奎斯特頻率達 56 GHz，這對於電晶體 fmax （需>400 GHz） 和金屬化層的寄生電容提出了極端要求。目前來看，只有 3nm 及以下的最先進節點有機體半導體（如未來 2nm 的 GAA 奈米片）才能在能效平衡下實現，這將進一步拉大先進節點與成熟節點之間的“物理層能力鴻溝”，並深刻影響 SerDes IP 供應商的競爭格局。

12 功耗、能效、面積與熱設計

112G SerDes 作為晶片內部一個極度活躍的子系統，其功耗和散熱直接影響整顆交換晶片或 AI 加速器的可行性。一個典型的 51.2T 交換器晶片集成了 256 條 112G 通道，若每條功耗 2.5 pJ/bit，則 SerDes 總功耗將達到 72W，加上核心邏輯後全晶片熱設計功耗（TDP）可能逼近 350W，必須藉助高階風冷或液冷散熱。這正是能效指標被推到臺前的原因。降低功耗的手段覆蓋了從工藝、電路設計到體系架構的全棧創新。電路層面，電流模驅動器和高速 ADC 轉換為基於環形放大器或動態比較器的結構，可省去靜態偏置電流；數模混合均衡採用分時多工共享硬體資源，可將 FFE/DFE 的數字邏輯功耗降低 30%；甚至時鐘分配也引入 LC 諧振型全域性時鐘網路來替代傳統緩衝器樹，用更少的能量來傳輸高頻時鐘。

能效不僅關乎功耗絕對值，還包含功耗的通道間變異和電壓/溫度適應能力。先進 IP 內設定了多條功耗維度的可配置性，例如在短距應用時關閉部分 DFE 抽頭、降低 ADC 精度至 5 位，或者將 CTLE 級數縮減，可使單通道功耗動態下降 40% 以上。面積方面，112G SerDes 的單個宏單元（包含 TX+RX+PLL）通常佔 0.5~1.0 mm²，對於 2048 通道的超大規模晶片，總面積將佔據 10%~20% 的晶片面積，於是一些 IP 供應商提出“通道對”（quad）架構，即四通道共享一個 PLL 和偏置電路，以攤薄固定成本，同時保持足夠的隔離度。熱設計還必須嚴防熱點效應：通過熱模擬，發現 SerDes 陣列中心通道會比邊緣高 5°C 以上，這種溫差會引發不同通道間的延時差和 BER 不均衡，因此版圖版面配置和功耗均衡排程成為後端設計的關鍵課題。

13 IP 生態系統與競爭格局

112G SerDes 市場已形成由 Cadence、Synopsys 和 Alphawave（原 AlphaWave IP）三巨頭領銜，博通、Marvell 等垂直整合巨頭以及一些創業公司（如 eTopus、Rambus）共同參與的競爭格局。Cadence 憑藉其在 3nm ELR 上的領先驗證，以及與台積電的深度合作，在高階 AI/交換器市場佔據先發優勢；Synopsys 則以其“DesignWare 112G Ethernet PHY”和強大的數模混合驗證平台，覆蓋從消費到超大規模資料中心的長尾市場。Alphawave 作為純 IP 授權商，以激進的技術路線圖著稱，2023 年率先發布了 3nm 112G‑XSR 和 224G 預研 IP。博通與 Marvell 由於其自身具備頂級交換晶片和 DSP 光模組業務，其 SerDes 技術為對內專有，但也偶爾以定製化 IP 形式提供給深度合作伙伴。這形成了一個兩層的生態系統：通用 IP 供應商為大量無晶圓設計公司提供標準化介面，使其能夠快速量產 AI 加速器、DPU 和高階 FPGA；而垂直巨頭則在其旗艦產品中保持獨自最佳化的 SerDes，形成產品差異化。在這種生態中，互操作性測試驗證（如乙太網路 plug‑fest）成為重要紐帶，確保來自不同 IP 的 112G 裝置可以在同一背板或光纖鏈路中無縫互聯。

同時，RISC‑V 和 Chiplet 開源生態的興起，也促使 SerDes IP 走向更細粒度的模組化，UCIe（Universal Chiplet Interconnect Express）聯盟已將基於 PAM4 的高速 SerDes 列為未來芯粒間互聯的候選物理層標準，這將開闢一個全新的“小晶片” SerDes 市場，使得 112G IP 可能被整合到節點控制器、HBM 記憶體橋接晶片等非傳統網路晶片中，進一步拓寬市場邊界。

14 測試驗證與標準合規性

112G SerDes 的量產離不開復雜的測試驗證體系，其核心包括矽前模擬和矽後測試兩大階段。矽前階段，通常需執行數以萬計的 AMI 模型模擬用例，覆蓋所有 PVT 角、通道模型和抖動容限模板，這往往通過大量並行化的 EM/solver 加速平台來削減時間，即使這樣，驗證一個完整的 128 通道 IP 仍可能需要數月的機時。硬體測試方面，必須有高效能的誤碼儀（BERT）、即時示波器、向量網路分析儀和協議分析儀共同工作，通常需要 70 GHz 頻寬級別的裝置。如今，測試已從單純的通道 BER 檢測向根源分析轉移：利用內建眼掃描功能，可以繪製 3D 誤位元速率輪廓圖，定位導致 BER 退化的特定電壓‑時間區域，從而辨別是 ISI 主導、串擾主導還是電源噪聲主導的失效模式。112G 的互連線口標準如 IEEE 802.3ck、OIF‑CEI‑112G 和乙太網路 800G 規範，都指定了大量的必測專案，包括 JTOL、回波損耗極限以及壓力測試眼圖模板，任何商用 IP 必須通過這些。此外，因應大批次生產中的晶圓級探針測試，設計必須內建環路測試（Loopback）和偽隨機序列發生器/檢驗器，以最小的外部儀器依賴實現 ATE 上的高速篩選，這是影響最終成本和產能的關鍵邊角技術。

在合規性方面，112G SerDes 對於跨供應商互操作性的依賴史無前例。乙太網路聯盟和 OIF 組織每季度舉行的互通測試大會（Plug‑fest），已成為各 IP 供應商展示其鏈路魯棒效能的擂臺。在這些標準會議上，來自不同廠家的網絡卡、交換晶片和光模組被強制配對進行鏈路建立、FEC 鎖定和滿載誤位元速率測試，所有結果需公開揭露。互操作問題的根源往往隱藏於鏈路訓練協議中的特定狀態機轉換時序、時鐘容限或均衡協商引數的細微差異，這一過程凸顯了“標準文本之外”的工程默契和成熟度。因此，112G SerDes 的成功不僅僅取決於實驗室的峰值引數，更決定於它在無數真實通道和異質裝置交織環境中所展現出來的寬容性和穩定性。

15 未來展望：224G 與光電融合趨勢

展望 2025 年之後，單通道 112G 將作為基礎物理層推動向 224G 的演進。IEEE 802.3dj 工作組已開展 200G/通道電介面的標準化，預計採用 112 Gbaud PAM4 延續當前架構，但奈奎斯特頻率翻倍至 56 GHz，此時傳統的 FR‑4 背板幾乎無法勝任 2 英寸以上傳輸，通道技術必然向超低損耗介電材料（如陶瓷填充聚四氟乙烯）、共面波導、CPO 光和電協同等方案躍遷。同時，隨著共封裝光學（CPO）和線性驅動光模組（LPO）的加速落地，112G SerDes 的角色將發生分化：在 CPO 方案中，SerDes 被極度縮短至 1~2 mm 的 XSR 模式，功耗和複雜度大幅降低；而在 LPO 中，112G SerDes 必須直接驅動光發射器，要求驅動器具備極高的線性和頻寬，並可能整合雷射器偏置和自動功率控制功能，SerDes 和光學驅動電路的界限開始模糊。更長遠看，200G+ 的 SerDes 可能會與矽光子調變器直接整合在同一個中介層甚至同一顆 SoC 中，形成“電光融合 SerDes”，這將是未來 10 年晶片間互聯技術最激動人心的變革。最終，物理層技術競爭的焦點將從單一的速率數字轉向頻寬密度、能效比和介質適應智慧化的綜合較量，而 112G SerDes 正是這場漫長競賽中決定性的起跑線。