5D 封装
3 秒看懂
2.5D 封装是以硅中介层、局部硅桥（EMIB）或高密度扇出型 RDL 作为横向互连底板，将 CPU、GPU、HBM 等裸片并排装配在同一平面上，实现超高密度 die-to-die 短距连接。 其中台积电 CoWoS‑S（带 TSV 的硅中介层）是最具代表性的方案。与直接垂直堆叠的真 3D 封装不同，2.5D 把芯片“摆在中间层上”而不是“叠在一起”，从而在带宽、功耗、散热的三角中取得现实平衡。当前高端 AI 训练/推理芯片（如英伟达 H100/B200）中 GPU 与 HBM 的合封，几乎全部依赖 2.5D 架构，它是大模型算力供给的核心封装基础设施。
3 分钟产业解释
2.5D 封装本质上是 SoC“化整为零”之后的一次系统集成妥协。单颗大芯片（Monolithic SoC）制造成本与良率压力持续上升，拆成多颗小芯片（Chiplet）是确定趋势；但如果把它们直接放在传统有机基板上，芯片间走线长达数厘米，信号衰减和延迟将严重限制带宽，难以喂饱 AI 加速器。2.5D 的解决思路是：在芯片与基板之间插入一个高密度互连平面——最常见的是制作了 RDL（再分布层）和 TSV（硅通孔）的 硅中介层；所有计算芯片和 HBM 堆栈通过微凸块（µbump）“并排倒装”在该平面上，数据在微米级线宽的中介层内横向高速穿行，再经 TSV 垂直导通至下方的有机基板，最终由 BGA 与系统板相连。
产业影响有多深？英伟达 H100 搭载 6 颗 HBM3 堆栈，Blackwell B200 则集成 8 颗 HBM3E，总带宽从 3.35 TB/s 跃升至 8 TB/s。若无 2.5D 封装，把如此多的高频宽内存紧耦合到一颗 GPU 上几乎是工程不可能的任务。而真 3D 堆叠虽更为紧凑，却面临数百瓦功率密度下的极致热处理难题。2.5D 正是在信号完整性、功耗、散热和可制造性之间找到的“当下唯一可行区间”，直接决定了 AI 算力换代的物理边界。
技术原理
2.5D 互连架构
典型 2.5D 结构在 XY 平面上展开：多颗已知良好裸片（KGD）以倒装芯片方式通过 µbump（间距通常 35–55 µm）键合至硅中介层上表面。中介层内部布置多层金属 RDL，线宽/线距进入亚微米级别，横向连接各芯片。TSV 纵向贯穿硅中介层，下端经 C4 凸点连接有机基板，基板再以 BGA 焊接至 PCB。全链路从“芯片‑中介层‑基板‑板级”形成层次化互连。
ASCII 截面示意：
┌───────┐ ┌───────┐ ┌───────┐ ← 多芯片(计算+存储)
│ Die 1 │ │ Die 2 │ │ HBM │ µbump 连接
└─┬───┬─┘ └─┬───┬─┘ └─┬───┬─┘
└───┴──────┴──────┴───┴──────── 硅中介层(内部 RDL 走线 + TSV)
└─────────┬─────────┘ C4 / 凸点
┌─────────┴─────────┐ 有机基板
└─────────────────────┘ BGA → PCB
中介层互连优势
- 高密度：硅中介层 RDL 可实现 ≤ 0.8 µm 的线宽/线距（台积电 CoWoS 细节未完全公开，但行业文献表明亚微米级，来源：IEEE ECTC 2021 相关论文），每平方毫米可承载数千条信号线。
- 短链路：die-to-die 走线由基板上的厘米级缩短到毫米级，寄生参数大幅下降，支持更高信号速率和更低的 I/O 功耗。
- 分层热管理：主要发热的计算芯片紧贴散热顶盖，中介层和 TSV 作为辅助散热路径；相较 3D 堆叠的热集中，散热设计更为成熟可控。
TSV 与微凸块关键工艺
硅中介层的 TSV 通常采用深硅刻蚀（Bosch 工艺）、形成绝缘层/阻挡层/种子层、再电镀填充铜。公开资料（如 Yole、学术期刊）显示典型中介层 TSV 直径约 10 µm、深宽比约 10:1；µbump 以铜柱加锡银焊料为主，间距随 HBM 代际已从约 55 µm 缩至 35 µm 水平（来源：JEDEC HBM3 规范、SK 海力士／台积电联合论文）。
关键参数
所有参数均以 2024–2025 年公开披露信息为基准，具体供应商差异见来源说明。
- 线宽/线距 (L/S)：硅中介层 RDL 进入亚微米级，业界已可量产 0.8/0.8 µm 至 0.4/0.4 µm（来源：台积电 CoWoS 技术简介、三星 I‑Cube 相关论文）。英特尔 EMIB 硅桥局部互连线宽同样在 1 µm 以下。
- µbump 间距：HBM3 接口 µbump 间距典型值为 40–55 µm；HBM3E 进一步降至约 35 µm（来源：JEDEC HBM3 标准、2023 年 ISSCC 论文）。
- 中介层尺寸上限：台积电 CoWoS‑S 中介层面积已从初代约 1× 光罩尺寸 (~830 mm²) 扩展至 2024 年的约 3× 光罩尺寸（约 2,500 mm²）。一片 12 英寸晶圆有效面积约 70,000 mm²，单块中介层越大，单位晶圆产出越少，直接制约整体供给（来源：TechInsights 对 H100/B200 的拆解分析，台积电 2024 技术与研讨会）。
- 总互连带宽：以英伟达 H100 为例，GPU 与 HBM3 的总带宽达 3.35 TB/s；B200 搭载 8 颗 HBM3E 可达 8 TB/s（来源：NVIDIA 官方技术白皮书）。每比特 I/O 能效约 0.4–0.6 pJ/bit，优于板级互连（~10–20 pJ/bit）一个数量级（来源：Rambus/Hynix 2023 年 ISSCC 论文及 NVIDIA GTC 公开演讲）。
- 热阻与 TDP 支撑：2.5D 封装整体热阻较 3D 堆叠低，可支持 700–1000 W 量级的系统功率（如 Blackwell B200 热设计功率 1000 W），但仍需配套液冷解决方案（来源：NVIDIA 官方技术文档、台积电先进封装技术论文）。
技术路线
当前 2.5D 封装已演化出三条主要分支：整面硅中介层、局部硅桥、高密度扇出型 RDL。三者在互连密度、成本、尺寸扩展性上各有取舍。
路线一：硅中介层（代表：台积电 CoWoS‑S、三星 I‑Cube）
使用一整块含 TSV 的硅片作为互连底板，可承载最多芯片且实现最高全局互连密度。缺点是大尺寸硅片成本高、产能受晶圆厂前道工艺限制。台积电 CoWoS‑S 已支持约 2,500 mm² 中介层；三星 I‑Cube 则面向 8 颗以上 HBM 集成，最大中介层尺寸略小但持续演进（来源：三星 2024 年技术交流会）。
路线二：局部硅桥（代表：英特尔 EMIB、日月光 FOCoS‑Bridge）
不在全局铺设硅片，只在需要高密度互连的芯片间嵌入小硅桥，其余区域仍使用常规基板。成本低于整面中介层，但设计的灵活性和全局互连密度略逊。英特尔 EMIB 已用于 Stratix 10 FPGA、Ponte Vecchio GPU 等；日月光则推出 FOCoS‑Bridge 方案，于 2025 年开始出货（来源：英特尔技术资料、日月光 2025 年新闻稿）。
路线三：高密度扇出型 RDL（代表：台积电 CoWoS‑R/InFO‑R、三星 R‑Cube、FOPLP）
使用有机/聚合物 RDL 而非硅片作为互连底板，规避了 TSV 成本，适合中高端芯片整合。台积电 CoWoS‑R 已用于网络芯片等产品；面板级扇出（FOPLP）有望进一步降低单位成本，但大尺寸翘曲和细间距挑战仍存（来源：台积电 2024 技术研讨会、Yole 分析）。
路线对比表
| 特性 | 硅中介层 (CoWoS‑S / I‑Cube) | 局部硅桥 (EMIB / FOCoS‑Bridge) | 扇出型 RDL (CoWoS‑R / R‑Cube) | 真 3D 堆叠 (SoIC / X‑Cube) |
|---|---|---|---|---|
| 互连载体 | 整块硅片 + TSV | 嵌入式小硅桥 | 有机/聚合物 RDL | 芯片内 TSV + 混合键合 |
| 最大互连密度 | 极高 (亚微米 L/S) | 高（局部） | 较高 | 最高 |
| die-to-die 距离 | 毫米级 | 毫米级 | 毫米级 | 微米级 |
| 基板尺寸限制 | 中介层面积受限 (光罩/晶圆) | 较灵活 | 较灵活 | 受堆叠层数及热约束 |
| 热管理 | 良 | 较好 | 良 | 极困难 |
| 相对成本 | 高（硅片+TSV） | 中 | 中低 | 最高（良率压力） |
| 代表产品 | H100/H200, MI300X | Stratix 10, Ponte Vecchio | 网络 ASIC | AMD 3D V‑Cache, 三星 X‑Cube |
上游
2.5D 封装上游供应链横跨半导体前道、后道与材料设备。
- 硅中介层 & TSV 制造：TSV 深刻蚀、等离子增强 CVD、铜电镀设备由 应用材料、泛林半导体、东京电子 等提供；DISCO 的减薄与划片设备在中介层薄化中不可或缺。
- RDL 材料与工艺：光刻胶、聚酰亚胺介质及铜互连电镀液，供应商如 杜邦、JSR、Merck。
- 微凸块材料：铜柱及锡银焊料、助焊剂，主要来自 MacDermid Alpha、Indium Corporation 等。
- 高密度有机基板：ABF（Ajinomoto Build‑up Film）基板是承载中介层的必备材料，基板制造商包括 Ibiden、Shinko、Unimicron；ABF 膜本身由 味之素 独家供应，产能集中度高。
- EDA 与多物理场仿真：Cadence、Synopsys、Ansys 提供 2.5D/3D 异构集成设计中的热‑电‑应力协同仿真工具，支撑 chiplet 互连规划。
- 测试与检测：高精度探针卡、临时键合/解键合设备由 FormFactor、Besi、EV Group 等提供。
下游
2.5D 封装直接服务于需要超高带宽与低功耗 die-to-die 连接的场景。
- AI/GPU 加速器：英伟达 H100/H200/B200 采用 CoWoS‑S/‑L；AMD Instinct MI300X 采用 CoWoS‑S（中介层集成 CPU + GPU + HBM）；英特尔 Gaudi 3 等 AI 加速器也依赖 2.5D/EMIB 技术。
- FPGA 与异构计算：赛灵思（现 AMD）Virtex‑7 2000T 是 2.5D 先驱，当前 Versal Premium 系列仍使用硅中介层/硅桥融合方案。
- 自研 AI ASIC：Google TPU v5p/v6、AWS Trainium2、Meta MTIA 等均使用台积电 CoWoS 或类似 2.5D 封装。
- 高端网络芯片：数据中心交换机芯片（如 Broadcom Tomahawk 5、Cisco Silicon One）转向 2.5D 集成多高带宽端口，降低系统功耗。
- 自动驾驶/边缘 AI：因成本偏高，当前渗透率较低，但部分 L4 级 SoC 已导入 2.5D 集成 AI 和高带宽 LPDDR。
受益公司
需求迅速膨胀使得 2.5D 产业链成为先进封装领域增速最快的环节之一。以下为相关参与方在产业链中的角色（仅作客观陈述，不作为投资建议）：
- 台积电（TSMC）：CoWoS‑S/CoWoS‑L/CoWoS‑R 是 AI 芯片的主要封装平台。据台积电 2024 年 10 月法说会，先进封装收入截至 2024 年 Q3 已占公司总营收约 8%，其中 CoWoS 为主导贡献。2025 年计划将 CoWoS 产能较 2024 年再翻倍（来源：台积电 2024Q4 法说会简报，2025 年 1 月）。
- 英特尔（Intel）：EMIB 硅桥在自家 FPGA、GPU 及代工服务（IFS）中规划开放，成为非中介层路线的标杆。
- 三星（Samsung）：I‑Cube（硅中介层）与 R‑Cube（FOPLP）为英伟达部分产品、自家 Exynos 和 Google Tensor 提供 2.5D 封装。
- 日月光（ASE）与安靠（Amkor）：原 OSAT 龙头加速切入 2.5D，FOCoS 系列（含桥、RDL）已获客户导入；安靠越南新工厂于 2024 年投产，承接部分 AI 封装外溢需求。
- 设备与材料：上述上游厂商（应用材料、泛林、东京电子、DISCO、Ibiden、味之素等）受益于前道 TSV 和后道基板的高强度扩产，营收与订单量在 2023–2025 年显著上行（来源：各公司季报及 Semiconductor Equipment and Materials International 数据）。
市场规模
- 整体 2.5D/3D 封装市场：据 Yole Intelligence 《Status of the Advanced Packaging Industry 2024》（2024 年 7 月发布），2023 年全球 2.5D/3D 封装市场规模约为 94 亿美元，预计到 2029 年将增长至 约 240 亿美元，6 年 CAGR 约 17%，是先进封装中增速最快的板块。
- 2.5D 占主导：其中 2.5D（硅中介层、硅桥、扇出型）贡献了当前主要收入，3D 堆叠体量尚小但增长迅速。台积电因其 CoWoS 垄断地位，2023 年在 2.5D/3D 分市场的收入份额约 65%（来源：Yole 及 TrendForce 测算）。
- CoWoS 产能规模：据 TrendForce 2025 年 1 月报告，台积电 2024 年底 CoWoS 月产能（折合 12 吋晶圆）约为 35,000 片，2025 年底目标约 65,000–70,000 片，仍处于严重供不应求状态。三星 I‑Cube 月产能截至 2024 年底约 5,000–7,000 片；日月光等 OSAT 合计每月可贡献数千片级产能。
上述所有市场/产能数字均为对应机构基于公开数据及调研的估算，具体口径（金额包含范围、晶圆当量换算）以原报告为准。
玩家对比
| 厂商 | 技术平台 | 核心方案 | 最大中介层/基板尺寸 | 2024/2025 产能概况 | 主要客户与应用 |
|---|---|---|---|---|---|
| 台积电 | CoWoS‑S/‑L/‑R | 硅中介层、硅桥混合、有机 RDL | CoWoS‑S ~3× 光罩 (~2500 mm²) | 2024 年末约 35K 片/月，2025 年目标 >65K 片/月 | NVIDIA H100/B200, AMD MI300X, Google TPU, AWS Trainium2, Intel Gaudi |
| 英特尔 | EMIB | 局部硅桥 | 无整片中介层，基板尺寸更大灵活 | 自有工厂生产，未公开独立产能；代工服务外供逐步释放 | 自家 FPGA、GPU（Ponte Vecchio），未来代工客户 |
| 三星 | I‑Cube / R‑Cube | 硅中介层、FOPLP | I‑Cube 支持至约 8 HBM | I‑Cube 月产能约 5–7K 片，R‑Cube 初启 | NVIDIA （部分产品）、Google Tensor, Exynos |
| 日月光 | FOCoS / FOCoS‑Bridge | 高密度 RDL、局部硅桥 | 与基板协同设计，尺寸较灵活 | 2025 年 FOCoS‑Bridge 上量，整体月产能数千片 | 网络芯片、ASIC 客户 |
| 安靠 | A-FCBGA / HDFO | 高密度倒装、扇出 | 整合中介层或硅桥模块 | 越南工厂 2024 年逐步投产 | AI 加速器、HPC 芯片 |
（产能数据来源：TrendForce 2025 年 1 月报告，各公司公开披露；客户信息来自公开发布的产品规格，未披露代工关系者以“公开”为准。）
风险
- 产能高度集中：台积电 CoWoS 占据 2.5D 八成以上高端份额，一旦发生良率、地缘或天灾事件将直接冲击全球 AI 芯片出货。三星、英特尔及 OSAT 的替代产能短期难以完全填补。
- 成本与可及性：2.5D 封装成本（含中介层、TSV、复杂基板）显著高于传统 2D，导致 2.5D 目前仍局限在单价极高的 HPC/AI 产品上，限制了更广泛的市场渗透。
- 热应力与可靠性：大尺寸硅中介层与有机基板间的热膨胀系数差异易引发翘曲和焊点疲劳，长周期可靠性数据不如成熟 2D 封装丰富。英伟达 Blackwell 早期报导的封装挑战（2024 年）即反映出此类工程复杂性。
- 新技术替代：混合键合（Hybrid Bonding）等 3D 互连技术若在热管理上取得突破，可能挤压部分现有 2.5D 场景；玻璃中介层、玻璃基板的导入也可能改变现有硅中介层供应链。
- 地缘政治：先进封装核心产能位于台湾地区与韩国，贸易管制或地区冲突将对供应造成不可预见的影响。
误读纠偏
- 误读 1：2.5D 是简化版 3D 封装。 两者定位根本不同。2.5D 解决的是“多颗并排芯片的高密度横向连接”，散热路径清晰；真 3D 则追求垂直堆叠的极限紧凑，热密度极高。当前 AI 芯片普遍采用“2.5D 集成芯片 + HBM（本身为 3D 堆叠 DRAM）”，即 2.5D 框架内包含局部 3D，并非单纯降级。
- 误读 2：2.5D 必须使用整片硅中介层。 英特尔 EMIB 的无整块中介层方案、高密度扇出型 RDL 方案都是 2.5D 的有效实例。概念的重点是“并排、短距、高密度中间平面互连”，而非唯硅中介层论。
- 误读 3：2.5D 仅用于 AI GPU。 实际上 2.5D 最初在 FPGA 上商用（赛灵思），当前广泛渗透于数据中心交换机 ASIC、大型 FPGA 以及多芯片 SoC 中。AI 虽是最显性的驱动力，但网络、通信、自动驾驶等领域的采用正在不断扩大。
- 误读 4：英伟达 H100/B200 只靠台积电 CoWoS 一种技术就能覆盖。 不同代际产品使用了不同中介层技术：H100 使用 CoWoS‑S（纯硅中介层），B200 已切换至 CoWoS‑L（硅桥+中介层混合），反映了在超大尺寸和性价比之间的持续迭代，而非单一技术通吃。
最新事件
（截至 2025 年 Q1）
- 2025‑01‑16：台积电 2024Q4 法说会明确 2025 年 CoWoS 产能将较 2024 年再翻倍以上，资本开支将大量倾斜至先进封装。（来源：台积电法说会录音及简报）
- 2025‑02：英伟达 Blackwell B200 开始大规模出货，采用 CoWoS‑L 封装，集成 8 颗 HBM3E。TechInsights 拆解显示中介层面积约 2,600 mm²，含硅桥设计。（来源：TechInsights 2025‑02 拆解报告）
- 2025‑02‑28：日月光控股宣布 FOCoS‑Bridge 获 HPC 客户认证并量产，标志着 OSAT 在 2.5D 硅桥方案上实质突破。（来源：日月光 2025Q1 新闻稿）
- 2024‑12：三星宣布其 I‑Cube S 中介层方案将支持下一代 HBM4，最大中介层面积提升，预期 2025 年量产。（来源：三星半导体官方博客）
- 2024‑11：安靠在越南工厂正式投产先进封装产线，部分承接美系 AI 客户外溢的 2.5D 封装需求。（来源：Amkor