5D 封裝
3 秒看懂
2.5D 封裝是以矽中介層、區域性矽橋（EMIB）或高密度扇出型 RDL 作為橫向互連底板，將 CPU、GPU、HBM 等裸片並排裝配在同一平面上，實現超高密度 die-to-die 短距連線。 其中臺積電 CoWoS‑S（帶 TSV 的矽中介層）是最具代表性的方案。與直接垂直堆疊的真 3D 封裝不同，2.5D 把晶片“擺在中間層上”而不是“疊在一起”，從而在頻寬、功耗、散熱的三角中取得現實平衡。當前高階 AI 訓練/推論晶片（如輝達 H100/B200）中 GPU 與 HBM 的合封，幾乎全部依賴 2.5D 架構，它是大型模型算力供給的核心封裝基礎設施。
3 分鐘產業解釋
2.5D 封裝本質上是 SoC“化整為零”之後的一次系統整合妥協。單顆大晶片（Monolithic SoC）製造成本與良率壓力持續上升，拆成多顆小晶片（Chiplet）是確定趨勢；但如果把它們直接放在傳統有機基板上，晶片間走線長達數釐米，訊號衰減和延遲將嚴重限制頻寬，難以餵飽 AI 加速器。2.5D 的解決思路是：在晶片與基板之間插入一個高密度互連平面——最常見的是製作了 RDL（再分佈層）和 TSV（矽通孔）的 矽中介層；所有計算晶片和 HBM 堆疊通過微凸塊（µbump）“並排倒裝”在該平面上，資料在微米級線寬的中介層內橫向高速穿行，再經 TSV 垂直導通至下方的有機基板，最終由 BGA 與系統板相連。
產業影響有多深？輝達 H100 搭載 6 顆 HBM3 堆疊，Blackwell B200 則整合 8 顆 HBM3E，總頻寬從 3.35 TB/s 躍升至 8 TB/s。若無 2.5D 封裝，把如此多的高頻寬記憶體緊耦合到一顆 GPU 上幾乎是工程不可能的任務。而真 3D 堆疊雖更為緊湊，卻面臨數百瓦功率密度下的極致熱處理難題。2.5D 正是在訊號完整性、功耗、散熱和可製造性之間找到的“當下唯一可行區間”，直接決定了 AI 算力換代的物理邊界。
技術原理
2.5D 互連架構
典型 2.5D 結構在 XY 平面上展開：多顆已知良好裸片（KGD）以倒裝晶片方式通過 µbump（間距通常 35–55 µm）鍵合至矽中介層上表面。中介層內部佈置多層金屬 RDL，線寬/線距進入亞微米級別，橫向連線各晶片。TSV 縱向貫穿矽中介層，下端經 C4 凸點連線有機基板，基板再以 BGA 焊接至 PCB。全鏈路從“晶片‑中介層‑基板‑板級”形成層次化互連。
ASCII 截面示意：
┌───────┐ ┌───────┐ ┌───────┐ ← 多晶片(計算+儲存)
│ Die 1 │ │ Die 2 │ │ HBM │ µbump 連線
└─┬───┬─┘ └─┬───┬─┘ └─┬───┬─┘
└───┴──────┴──────┴───┴──────── 矽中介層(內部 RDL 走線 + TSV)
└─────────┬─────────┘ C4 / 凸點
┌─────────┴─────────┐ 有機基板
└─────────────────────┘ BGA → PCB中介層互連優勢
- 高密度：矽中介層 RDL 可實現 ≤ 0.8 µm 的線寬/線距（台積電 CoWoS 細節未完全公開，但行業文獻表明亞微米級，來源：IEEE ECTC 2021 相關論文），每平方毫米可承載數千條訊號線。
- 短鏈路：die-to-die 走線由基板上的釐米級縮短到毫米級，寄生引數大幅下降，支援更高訊號速率和更低的 I/O 功耗。
- 分層熱管理：主要發熱的計算晶片緊貼散熱頂蓋，中介層和 TSV 作為輔助散熱路徑；相較 3D 堆疊的熱集中，散熱設計更為成熟可控。
TSV 與微凸塊關鍵工藝
矽中介層的 TSV 通常採用深矽刻蝕（Bosch 工藝）、形成絕緣層/阻擋層/種子層、再電鍍填充銅。公開資料（如 Yole、學術期刊）顯示典型中介層 TSV 直徑約 10 µm、深寬比約 10:1；µbump 以銅柱加錫銀焊料為主，間距隨 HBM 代際已從約 55 µm 縮至 35 µm 水平（來源：JEDEC HBM3 規範、SK 海力士／台積電聯合論文）。
關鍵引數
所有引數均以 2024–2025 年公開揭露資訊為基準，具體供應商差異見來源說明。
- 線寬/線距 (L/S)：矽中介層 RDL 進入亞微米級，業界已可量產 0.8/0.8 µm 至 0.4/0.4 µm（來源：台積電 CoWoS 技術簡介、三星 I‑Cube 相關論文）。英特爾 EMIB 矽橋區域性互連線寬同樣在 1 µm 以下。
- µbump 間距：HBM3 介面 µbump 間距典型值為 40–55 µm；HBM3E 進一步降至約 35 µm（來源：JEDEC HBM3 標準、2023 年 ISSCC 論文）。
- 中介層尺寸上限：台積電 CoWoS‑S 中介層面積已從初代約 1× 光罩尺寸 (~830 mm²) 擴充套件至 2024 年的約 3× 光罩尺寸（約 2,500 mm²）。一片 12 英寸晶圓有效面積約 70,000 mm²，單塊中介層越大，單位晶圓產出越少，直接制約整體供給（來源：TechInsights 對 H100/B200 的拆解分析，台積電 2024 技術與研討會）。
- 總互連頻寬：以輝達 H100 為例，GPU 與 HBM3 的總頻寬達 3.35 TB/s；B200 搭載 8 顆 HBM3E 可達 8 TB/s（來源：NVIDIA 官方技術白皮書）。每位元 I/O 能效約 0.4–0.6 pJ/bit，優於板級互連（~10–20 pJ/bit）一個數量級（來源：Rambus/Hynix 2023 年 ISSCC 論文及 NVIDIA GTC 公開演講）。
- 熱阻與 TDP 支撐：2.5D 封裝整體熱阻較 3D 堆疊低，可支援 700–1000 W 量級的系統功率（如 Blackwell B200 熱設計功率 1000 W），但仍需配套液冷解決方案（來源：NVIDIA 官方技術文件、台積電先進封裝技術論文）。
技術路線
當前 2.5D 封裝已演化出三條主要分支：整面矽中介層、區域性矽橋、高密度扇出型 RDL。三者在互連密度、成本、尺寸擴充套件性上各有取捨。
路線一：矽中介層（代表：台積電 CoWoS‑S、三星 I‑Cube）
使用一整塊含 TSV 的矽片作為互連底板，可承載最多晶片且實現最高全域性互連密度。缺點是大尺寸矽片成本高、產能受晶圓廠前道工藝限制。台積電 CoWoS‑S 已支援約 2,500 mm² 中介層；三星 I‑Cube 則面向 8 顆以上 HBM 整合，最大中介層尺寸略小但持續演進（來源：三星 2024 年技術交流會）。
路線二：區域性矽橋（代表：英特爾 EMIB、日月光 FOCoS‑Bridge）
不在全域性鋪設矽片，只在需要高密度互連的晶片間嵌入小矽橋，其餘區域仍使用常規基板。成本低於整面中介層，但設計的靈活性和全域性互連密度略遜。英特爾 EMIB 已用於 Stratix 10 FPGA、Ponte Vecchio GPU 等；日月光則推出 FOCoS‑Bridge 方案，於 2025 年開始出貨（來源：英特爾技術資料、日月光 2025 年新聞稿）。
路線三：高密度扇出型 RDL（代表：台積電 CoWoS‑R/InFO‑R、三星 R‑Cube、FOPLP）
使用有機/聚合物 RDL 而非矽片作為互連底板，規避了 TSV 成本，適合中高階晶片整合。台積電 CoWoS‑R 已用於網路晶片等產品；面板級扇出（FOPLP）有望進一步降低單位成本，但大尺寸翹曲和細間距挑戰仍存（來源：台積電 2024 技術研討會、Yole 分析）。
路線對比表
| 特性 | 矽中介層 (CoWoS‑S / I‑Cube) | 區域性矽橋 (EMIB / FOCoS‑Bridge) | 扇出型 RDL (CoWoS‑R / R‑Cube) | 真 3D 堆疊 (SoIC / X‑Cube) |
|---|---|---|---|---|
| 互連載體 | 整塊矽片 + TSV | 嵌入式小矽橋 | 有機/聚合物 RDL | 晶片內 TSV + 混合鍵合 |
| 最大互連密度 | 極高 (亞微米 L/S) | 高（區域性） | 較高 | 最高 |
| die-to-die 距離 | 毫米級 | 毫米級 | 毫米級 | 微米級 |
| 基板尺寸限制 | 中介層面積受限 (光罩/晶圓) | 較靈活 | 較靈活 | 受堆疊層數及熱約束 |
| 熱管理 | 良 | 較好 | 良 | 極困難 |
| 相對成本 | 高（矽片+TSV） | 中 | 中低 | 最高（良率壓力） |
| 代表產品 | H100/H200, MI300X | Stratix 10, Ponte Vecchio | 網路 ASIC | AMD 3D V‑Cache, 三星 X‑Cube |
上游
2.5D 封裝上游供應鏈橫跨半導體前道、後道與材料裝置。
- 矽中介層 & TSV 製造：TSV 深刻蝕、等離子增強 CVD、銅電鍍裝置由 應用材料、科林研發半導體、東京電子 等提供；DISCO 的減薄與劃片裝置在中介層薄化中不可或缺。
- RDL 材料與工藝：光刻膠、聚醯亞胺介質及銅互連電鍍液，供應商如 杜邦、JSR、Merck。
- 微凸塊材料：銅柱及錫銀焊料、助焊劑，主要來自 MacDermid Alpha、Indium Corporation 等。
- 高密度有機基板：ABF（Ajinomoto Build‑up Film）基板是承載中介層的必備材料，基板製造商包括 Ibiden、Shinko、Unimicron；ABF 膜本身由 味之素 獨家供應，產能集中度高。
- EDA 與多物理場模擬：Cadence、Synopsys、Ansys 提供 2.5D/3D 異構整合設計中的熱‑電‑應力協同模擬工具，支撐 chiplet 互連規劃。
- 測試與檢測：高精度探針卡、臨時鍵合/解鍵合裝置由 FormFactor、Besi、EV Group 等提供。
下游
2.5D 封裝直接服務於需要超高頻寬與低功耗 die-to-die 連線的場景。
- AI/GPU 加速器：輝達 H100/H200/B200 採用 CoWoS‑S/‑L；AMD Instinct MI300X 採用 CoWoS‑S（中介層整合 CPU + GPU + HBM）；英特爾 Gaudi 3 等 AI 加速器也依賴 2.5D/EMIB 技術。
- FPGA 與異構計算：賽靈思（現 AMD）Virtex‑7 2000T 是 2.5D 先驅，當前 Versal Premium 系列仍使用矽中介層/矽橋融合方案。
- 自研 AI ASIC：Google TPU v5p/v6、AWS Trainium2、Meta MTIA 等均使用台積電 CoWoS 或類似 2.5D 封裝。
- 高階網路晶片：資料中心交換器晶片（如 Broadcom Tomahawk 5、Cisco Silicon One）轉向 2.5D 整合多高頻寬埠，降低系統功耗。
- 自動駕駛/邊緣 AI：因成本偏高，當前滲透率較低，但部分 L4 級 SoC 已匯入 2.5D 整合 AI 和高頻寬 LPDDR。
受益公司
需求迅速膨脹使得 2.5D 產業鏈成為先進封裝領域增速最快的環節之一。以下為相關參與方在產業鏈中的角色（僅作客觀陳述，不作為投資建議）：
- 台積電（TSMC）：CoWoS‑S/CoWoS‑L/CoWoS‑R 是 AI 晶片的主要封裝平台。據台積電 2024 年 10 月法說會，先進封裝營收截至 2024 年 Q3 已佔公司總營收約 8%，其中 CoWoS 為主導貢獻。2025 年計劃將 CoWoS 產能較 2024 年再翻倍（來源：台積電 2024Q4 法說會簡報，2025 年 1 月）。
- 英特爾（Intel）：EMIB 矽橋在自家 FPGA、GPU 及代工服務（IFS）中規劃開放，成為非中介層路線的標杆。
- 三星（Samsung）：I‑Cube（矽中介層）與 R‑Cube（FOPLP）為輝達部分產品、自家 Exynos 和 Google Tensor 提供 2.5D 封裝。
- 日月光（ASE）與安靠（Amkor）：原 OSAT 龍頭加速切入 2.5D，FOCoS 系列（含橋、RDL）已獲客戶匯入；安靠越南新工廠於 2024 年投產，承接部分 AI 封裝外溢需求。
- 裝置與材料：上述上游廠商（應用材料、科林研發、東京電子、DISCO、Ibiden、味之素等）受益於前道 TSV 和後道基板的高強度擴產，營收與訂單量在 2023–2025 年顯著上行（來源：各公司季報及 Semiconductor Equipment and Materials International 資料）。
市場規模
- 整體 2.5D/3D 封裝市場：據 Yole Intelligence 《Status of the Advanced Packaging Industry 2024》（2024 年 7 月釋出），2023 年全球 2.5D/3D 封裝市場規模約為 94 億美元，預計到 2029 年將增長至 約 240 億美元，6 年 CAGR 約 17%，是先進封裝中增速最快的板塊。
- 2.5D 佔主導：其中 2.5D（矽中介層、矽橋、扇出型）貢獻了當前主要營收，3D 堆疊體量尚小但增長迅速。台積電因其 CoWoS 壟斷地位，2023 年在 2.5D/3D 分市場的營收份額約 65%（來源：Yole 及 TrendForce 測算）。
- CoWoS 產能規模：據 TrendForce 2025 年 1 月報告，台積電 2024 年底 CoWoS 月產能（摺合 12 吋晶圓）約為 35,000 片，2025 年底目標約 65,000–70,000 片，仍處於嚴重供不應求狀態。三星 I‑Cube 月產能截至 2024 年底約 5,000–7,000 片；日月光等 OSAT 合計每月可貢獻數千片級產能。
上述所有市場/產能數字均為對應機構基於公開資料及調研的估算，具體口徑（金額包含範圍、晶圓當量換算）以原報告為準。
玩家對比
| 廠商 | 技術平台 | 核心方案 | 最大中介層/基板尺寸 | 2024/2025 產能概況 | 主要客戶與應用 |
|---|---|---|---|---|---|
| 台積電 | CoWoS‑S/‑L/‑R | 矽中介層、矽橋混合、有機 RDL | CoWoS‑S ~3× 光罩 (~2500 mm²) | 2024 年末約 35K 片/月，2025 年目標 >65K 片/月 | NVIDIA H100/B200, AMD MI300X, Google TPU, AWS Trainium2, Intel Gaudi |
| 英特爾 | EMIB | 區域性矽橋 | 無整片中介層，基板尺寸更大靈活 | 自有工廠生產，未公開獨立產能；代工服務外供逐步釋放 | 自家 FPGA、GPU（Ponte Vecchio），未來代工客戶 |
| 三星 | I‑Cube / R‑Cube | 矽中介層、FOPLP | I‑Cube 支援至約 8 HBM | I‑Cube 月產能約 5–7K 片，R‑Cube 初啟 | NVIDIA （部分產品）、Google Tensor, Exynos |
| 日月光 | FOCoS / FOCoS‑Bridge | 高密度 RDL、區域性矽橋 | 與基板協同設計，尺寸較靈活 | 2025 年 FOCoS‑Bridge 上量，整體月產能數千片 | 網路晶片、ASIC 客戶 |
| 安靠 | A-FCBGA / HDFO | 高密度倒裝、扇出 | 整合中介層或矽橋模組 | 越南工廠 2024 年逐步投產 | AI 加速器、HPC 晶片 |
（產能資料來源：TrendForce 2025 年 1 月報告，各公司公開揭露；客戶資訊來自公開發布的產品規格，未揭露代工關係者以“公開”為準。）
風險
- 產能高度集中：台積電 CoWoS 佔據 2.5D 八成以上高階份額，一旦發生良率、地緣或天災事件將直接衝擊全球 AI 晶片出貨。三星、英特爾及 OSAT 的替代產能短期難以完全填補。
- 成本與可及性：2.5D 封裝成本（含中介層、TSV、複雜基板）顯著高於傳統 2D，導致 2.5D 目前仍侷限在單價極高的 HPC/AI 產品上，限制了更廣泛的市場滲透。
- 熱應力與可靠性：大尺寸矽中介層與有機基板間的熱膨脹係數差異易引發翹曲和焊點疲勞，長週期可靠性資料不如成熟 2D 封裝豐富。輝達 Blackwell 早期報導的封裝挑戰（2024 年）即反映出此類工程複雜性。
- 新技術替代：混合鍵合（Hybrid Bonding）等 3D 互連技術若在熱管理上取得突破，可能擠壓部分現有 2.5D 場景；玻璃中介層、玻璃基板的匯入也可能改變現有矽中介層供應鏈。
- 地緣政治：先進封裝核心產能位於臺灣地區與韓國，貿易管制或地區衝突將對供應造成不可預見的影響。
誤讀糾偏
- 誤讀 1：2.5D 是簡化版 3D 封裝。 兩者定位根本不同。2.5D 解決的是“多顆並排晶片的高密度橫向連線”，散熱路徑清晰；真 3D 則追求垂直堆疊的極限緊湊，熱密度極高。當前 AI 晶片普遍採用“2.5D 整合晶片 + HBM（本身為 3D 堆疊 DRAM）”，即 2.5D 架構內包含區域性 3D，並非單純降級。
- 誤讀 2：2.5D 必須使用整片矽中介層。 英特爾 EMIB 的無整塊中介層方案、高密度扇出型 RDL 方案都是 2.5D 的有效例項。概念的重點是“並排、短距、高密度中間平面互連”，而非唯矽中介層論。
- 誤讀 3：2.5D 僅用於 AI GPU。 實際上 2.5D 最初在 FPGA 上商用（賽靈思），當前廣泛滲透於資料中心交換器 ASIC、大型 FPGA 以及多晶片 SoC 中。AI 雖是最顯性的驅動力，但網路、通訊、自動駕駛等領域的採用正在不斷擴大。
- 誤讀 4：輝達 H100/B200 只靠台積電 CoWoS 一種技術就能覆蓋。 不同代際產品使用了不同中介層技術：H100 使用 CoWoS‑S（純矽中介層），B200 已切換至 CoWoS‑L（矽橋+中介層混合），反映了在超大尺寸和價效比之間的持續迭代，而非單一技術通吃。
最新事件
（截至 2025 年 Q1）
- 2025‑01‑16：台積電 2024Q4 法說會明確 2025 年 CoWoS 產能將較 2024 年再翻倍以上，資本支出將大量傾斜至先進封裝。（來源：台積電法說會錄音及簡報）
- 2025‑02：輝達 Blackwell B200 開始大規模出貨，採用 CoWoS‑L 封裝，整合 8 顆 HBM3E。TechInsights 拆解顯示中介層面積約 2,600 mm²，含矽橋設計。（來源：TechInsights 2025‑02 拆解報告）
- 2025‑02‑28：日月光控股宣佈 FOCoS‑Bridge 獲 HPC 客戶認證並量產，標誌著 OSAT 在 2.5D 矽橋方案上實質突破。（來源：日月光 2025Q1 新聞稿）
- 2024‑12：三星宣佈其 I‑Cube S 中介層方案將支援下一代 HBM4，最大中介層面積提升，預期 2025 年量產。（來源：三星半導體官方部落格）
- 2024‑11：安靠在越南工廠正式投產先進封裝產線，部分承接美系 AI 客戶外溢的 2.5D 封裝需求。（來源：Amkor