224G SerDes

3 秒看懂

224G SerDes 是支持每通道 224 Gbps 数据速率的高速串行器/解串器 IP 与物理层技术。它是下一代 1.6T 以太网和 AI 算力互连的基石,旨在打破数据中心内部“数据高速公路”的带宽瓶颈。224G SerDes 并非单一芯片,而是一套复杂的混合信号 IP 核,集成在交换机 ASIC、AI GPU 的 die-to-die 接口或光模块 DSP 芯片内部,直接决定系统从 800G 向 1.6T 代际演进的可行性。

3 分钟产业解释

224G SerDes 的产业逻辑,可拆解为三层:

• 技术核心：SerDes 将芯片内部低速并行数据转换成高速串行信号,通过 PCB 铜线、背板或电缆传输,接收端再恢复并行数据。224G 意味着单对差分线每秒传输 2240 亿比特,物理层采用 PAM4 调制(四电平脉冲幅度调制),在一个符号周期内传 2 bits,奈奎斯特频率为56 GHz,以控制信道衰减,但仍对信号完整性和误码率提出极高要求。
• 驱动因素：AI 大模型推动算力集群从千卡扩至万卡甚至十万卡,GPU 间东西向流量暴增,NVLINK 和以太网交换容量必须持续翻倍。51.2T 交换机(512×100G)之后,102.4T 交换机(64×1.6T 端口,内部使用 512 个 224G SerDes 通道)成为确定性路线图,SerDes 速率从 112G 升级到 224G 是关键使能项 [证券之星/是德科技稿]。
• 产业落地进程：2023-2024 年,112G SerDes 伴随 800G 进入规模商用;2025-2026 年,224G SerDes IP 已进入打样与验证阶段。是德科技推出 224G 以太网测试方案,协助新思科技(新思科技)验证 224G SerDes IP 设计 [是德科技/新思科技稿];生益电子等 PCB 厂商加速推进 224G 产品研发,已进入打样 [生益电子调研]。大规模商用预计在 2026 年后随 1.6T 生态成熟而爆发。

产业本质上,224G SerDes 是连接“算力芯片”与“网络世界”的桥梁,谁掌握这项 IP,谁就掌握了 AI 互联的定价权。

15 分钟专家深入

224G 不仅是速度翻倍,而是一个系统性物理极限挑战,需要从信号、介质、协议、封装和功耗多维协同突破。

1. 速率与标准演进时间表

• 2022-2024：112G SerDes 量产,支持 800G(8x112G)与 400G。
• 2023 年 11 月：OIF 启动 CEI-448G 框架项目,为 224G SerDes 电接口标准化奠基,讨论 224G 双通道架构,即 448G 聚合通道 [半导体行业观察/证券之星文稿]。
• 2025 年：224G IP 硅验证与早期打样,搭配 1.6T 光模块和 102.4T 交换机原型。
• 2026 年及以后：随 3nm FinFET 平台量产、铜缆/背板板材升级和标准冻结,进入规模部署。

2. 应用场景

• 核心交换芯片 SerDes 接口：连接光模块到交换机 ASIC。
• 芯片间（chip-to-chip）互连、背板、铜缆和光模块接口：GPU 小芯片间超短距超高带宽互联。
• 有源铜缆(ACC)与背板：机架内 Top-of-Rack 到 Leaf 交换机的互联。
• 线卡与光纤链路：跨机架甚至跨数据中心的长距离光纤驱动。

3. 关键技术难点

• 信道损耗：在传统 PCB 板材上,224G PAM4 信号传输几英寸后衰减激增,误码率迅速恶化至无法前向纠错(FEC)纠正的水平。需要超低损耗板材(M7/M8 级)、更短走线设计和更复杂的均衡算法。
• 均衡复杂度：发送端需高精度有限脉冲响应滤波器(Tap FIR),接收端需要连续时间线性均衡器(CTLE)、判决反馈均衡器(DFE)与最大似然序列检测(MLSD)的级联,功耗巨大——一颗 224G SerDes 通道的功耗往往是 112G 的 1.8-2 倍,限制交换机总功耗预算。
• 封装的射频特性：CoWoS-S/L/R 等先进封装中,224G 信号对基板 loss、过孔 stub 和 crosstalk 极度敏感,要求硅 interposer 或 RDL 层的设计实现全波电磁仿真与协同优化。

4. 与 112G 的本质差异 不再是同一套设计规则的简单线性外推。224G 是对 PAM4 架构的进一步深度优化,并引入新的信道编码方案(如级联 FEC),以满足 1E-15 甚至更低的净误码率要求。这是物理层面的一次代际重构。

技术原理

224G SerDes 运行在极限物理信道上,其架构由四个核心引擎构成:

发射机(TX)

• 数据通路：并行数据(如 64×3.5GHz) -> 串行化器 -> 格雷编码 -> PAM4 符号映射 -> 预加重 FIR 滤波器(通常 3-5 Tap) -> 线性驱动器 -> 输出差分对。
• 关键参数：输出摆幅(差分 1.0-1.2Vppd)、信噪加失真比(SNDR)>35dB、确定性抖动 <0.1UI。

信道(Channel)

Tx+ ───  PCB走线/背板/电缆  ─── Rx+
Tx- ───  阻抗连续90-100Ω  ─── Rx-
       ┌─ 过孔、连接器 ─┐
       └─ 串扰源      ─┘

信道衰减是频率的强函数。在 28GHz(Nyquist频率 for 56Gbd)处,12 英寸的 Megtron 6 板材插损可达 -25dB 左右;224G 常要求超低损板材,插损控制在 -30dB 以内,否则后续均衡无法收敛。

接收机(RX)

• 模拟前端：CTLE 提供第一级高频增益补偿,增益峰化可控。
• 模数转换(ADC)：通常采用 7-8bit SAR/Flash ADC,采样率至少 112 GS/s (或更高如 128 GS/s)。
• 数字均衡：FFE + 自适应 DFE(20-30 Tap),联合 MLSD 消除剩余符号间干扰和噪声。
• 时钟恢复：数字锁相环从数据中提取时钟,容忍频率偏差 ±300ppm。

FEC 与链路训练

• 224G 通常采用级联 FEC:内码(如 BCH, LDPC 等纠错码)+ 外码(如 RS(544,514) 或更高增益的 open FEC),净编码增益 >9dB。
• 链路训练协议：TX/RX 通过握手协商 FIR 系数、CTLE 增益、DFE 系数和 FEC 模式,动态适应信道变化。

448G 双通道架构 针对更高带宽,两个 224G 通道并行聚合为 448G 逻辑通道 [证券之星稿],从封装和成本上比单纯提速 448G 单通道更易实现,也为未来 448G SerDes 积累 IP。

技术演进史

• 28G-56G NRZ 时代(2010s)：用于 25G/100G 以太网,简单 NRZ 调制,信道均衡要求低,多芯片组或分立实现。
• 56G PAM4 与 112G(2020-2024)：为 200G/400G/800G 铺路,PAM4 降低一半带宽需求,成为主流;IP 集成到 7nm/5nm ASIC,5nm 台积电 N5 支持 112G SerDes 量产。芯片速率为 8×100G 交换机普及。
• 224G PAM4(2024-2026)：进入 3nm FinFET 节点(台积电 N3 系列仍是 FinFET,无 GAA 版本证据),IP 授权模式成熟(新思科技等),测试方案由是德科技等推动 [是德科技稿]。标准组织 IEEE P802.3dj 定义 1.6T 以太网,224G 是其基础通道速率 [证券之星稿]。
• 448G SerDes(2028+)：尚处概念与框架项目早期 [证券之星稿],预计采用 PAM8 或更复杂的调制,或借助硅光子共封装(CPO)解决信道问题,标准尚未成型,进入需 2nm 及更新制程。

技术路线对比

(量化表中具体数值为基于检索资料与产业追踪的定性/估算表述)

上下游

上游 · 核心使能技术

• IP 授权商：新思科技(新思科技)、Cadence、Alphawave Semi 等,提供经过硅验证的 224G SerDes 硬 IP 或 DSP 软 IP。新思科技已用是德科技设备验证 224G SerDes IP [是德科技/新思科技稿]。
• 测试测量：是德科技 (Keysight) 的 M8050A BERT、M8199 AWG、UXR 系列示波器,提供 224G 信号生成、分析和兼容性测试,是芯片设计到量产的“裁判” [是德科技稿]。
• 电子材料与 PCB：台耀、联茂、生益科技等高速板材厂商,为 224G 信道生产超低损耗铜箔基板;PCB 厂商如生益电子,已加速 224G 产品研发并进入打样,以满足高速信号走线对更低 Dk/Df 的需求 [生益电子调研]。
• 封装基板与先进封装：欣兴、Ibiden 等 ABF 载板商,以及台积电 CoWoS 封装体系,保障 224G 从 Die 到封装的信号完整性与散热。

中游 · 系统集成

• 交换机 ASIC & 系统商：博通 (Broadcom)、Marvell、思科、华为等,将 224G SerDes 集成进交换芯片,制造 102.4T 交换机。博通 Tomahawk 6、Marvell Teralynx 10 均在 224G 路线上。
• 光模块/DSP 厂商：Marvell、博通、Credo、华为海思等在光模块 DSP 中内置 224G SerDes,连接光收发端,是 1.6T 光模块的核心。

下游 · 终端用户

• 云服务商 (CSP)：AWS、Microsoft Azure、Google Cloud、Meta、阿里云等,为 AI 数据中心构建基于 224G 的 1.6T 网络架构。
• AI 算力企业：OpenAI、xAI、以及各大 GPU 集群运营方,通过高速互连降低训练通信开销。

关键指标

• 每通道速率：224 Gbps (PAM4),双通道聚合 448 Gbps。
• 误码率 (BER)：未加 FEC 时约 1E-6 量级,加 FEC 后可达 1E-15 或更优,满足电信级链路要求。
• 插入损耗：在 56GHz Nyquist 频率点,短距离 (≤12inch) 插损需控制在约 -25~-30dB 以内,具体视均衡能力与 FEC 策略动态调整。
• 功耗效率：单 bit 功耗 (pJ/bit) 是核心,112G 约 15-20 pJ/bit,224G 目标控制在 20-25 pJ/bit 以内以维持整机功耗预算 [产业估算]。无厂商公开定型数据。
• 信号完整性：确定性抖动 < 0.15UI,随机抖动 < 0.1UI RMS,眼图垂直张开度 (Eye Height) 足以保证 ADC 有效位数。
• 封装串扰隔离：相邻通道间串扰隔离度 > 30dB,要求封装基板的过孔与平面设计精细建模。

供需与市场数据

市场处于 112G 规模放量、224G 预研导入的换挡期。

• 112G SerDes IP/TAM：2023 年约 1500-2000 万通道,主供 51.2T 交换机和 800G 光模块。2024 年增长约 40-50%,趋于成熟。
• 224G SerDes 需求：预计 2025-2026 年以 102.4T 交换机、1.6T 光模块和下一代 AI 芯片互连为驱动力,通道数从几百万逐渐向数千万级爬升,2027 年后进入爆发期 [行业推算]。目前尚处打样,未见通道出货量公开数据。
• 制约供给的要素：先进封装 CoWoS 产能、超低损耗 PCB 板材良率,以及 224G 测试方案的高昂资本开支(一台 BERT 费用可达数百万美元),将限制早期渗透速度。
• 竞争格局：SerDes IP 高度集中,新思科技、博通、Marvell 掌握先机;ADC/DSP 微架构是核心壁垒,非线性的模拟设计能力构成护城河。

代表公司与资本映射

(所指技术与公司归属,均基于检索资料与产业追踪)

• 是德科技 (Keysight, NYSE:KEYS)：公开宣称推出 224G 完整测试方案的公司之一,M8050A BERT 等已用于领先半导体商验证 [是德科技稿]。是 224G 时代的“卖铲人”,确定性受益。
• 新思科技 (Synopsys, NASDAQ:SNPS)：224G SerDes IP 的顶级供应商,2025 年硅验证,直接授权给 ASIC 厂商,受益于每个 1.6T 端口需许可费的增长 [是德科技/新思科技稿]。
• 博通 (Broadcom, NASDAQ:AVGO)：全球最大交换机芯片商,内部 SerDes IP 不对外授权,但直接带动 Tomahawk 6/Jericho3-AI 等产品在 AI 网络市场的统治地位。
• Marvell (NASDAQ:MRVL)：光模块 DSP 王者,同时布局交换机 ASIC 和定制计算,224G SerDes 是整套数据中心平台战略的核心黏合剂。
• 生益电子 (A股:688183)：加速推进 224G 高速 PCB 产品研发并进入打样,是上游 PCB 板国产替代先锋 [生益电子调研]。
• Credo Technology (NASDAQ:CRDO)：专注高速连接解决方案,224G SerDes 及光 DSP/线缆产品加速导入,易受 AI 网络开支驱动。

投资逻辑

• 第一波红利 → 测试设备：是德科技方案已落地,先于量产 2-3 年捕捉研发支出,企业研发外包加速设备采购,确定性极高。
• 第二波红利 → IP 授权：新思科技等 IP 授权商随 224G SoC tape-out 量爆发,授权费与版税模式收益逐季显现,与 Broadcom 等自研派构成生态两翼。
• 第三波 → 系统及网络设备：102.4T 交换机与 1.6T 光模块规模出货期,博通、Marvell、Arista、中际旭创等享受量价齐升,时间预计 2026 年后。
• 第四波 → 材料与制造：超低损板材与先进封装需求拉动,生益电子、台耀、日月光投控等订单持续,是长坡厚雪赛道。
• 风险提示：标准冻结延迟、3nm 良率爬坡慢、AI CapEx 周期波动、CPO 过早替代 224G 可插拔方案。若 448G 路线跳代发展,可能会缩短 224G 纯享周期。

常见误读纠偏

误读1：224G SerDes 就是芯片引脚跑 224Gbps。
纠正：224Gbps 是电信号在 SerDes 发送端至接收端链路上的速率,串行数据经 PAM4 编码后,每个符号携带 2bits,信号物理频率为 56G 波特率。受制于封装、PCB 和连接器,实际串行传输是复杂的射频系统工程,不是简单跑一个数字。

误读2：台积电 3nm 直接转向 GAA,224G SerDes 可选 GAA 工艺。
纠正：台积电 N3 系列(包括 N3E、N3P 等)均为 FinFET 结构,N2 才转向 GAA/nanosheet。因此,首代 224G SerDes 很可能在 FinFET 的 N3 节点上实现,并非与 GAA 绑定 [无相关证据,基于公开制程路线图推断]。三星 3nm GAA 虽有早期量产,但 224G SerDes 主流 IP 初期大概率基于台积电生态。

学习路径

1. 基础入门：阅读《高速数字设计》(Howard Johnson)与《Signal and Power Integrity – Simplified》(Bogatin),建立传输线、串扰和眼图基本概念。
2. SerDes 专题：看 IEEE 期刊论文 “A 224Gb/s PAM4 Transceiver…”等经典 ISSCC/VLSI Symposium 文章,理解 TX/RX 架构、DFE、CDR 实现。重点关注 SNDR、功耗和误码率 binning 方法。
3. 标准跟踪：关注 IEEE 802.3dj (1.6T/3.2T 以太网)、OIF-CEI- 未来项目,了解链路预算和兼容性规范。OIF 和 Ethernet Alliance 白皮书是必读物。
4. 产业追踪：查阅博通、Marvell、新思科技、是德科技的发布会与白皮书;跟踪 224G PCB/材料商如生益科技的研发进展;利用 iFixit/TechInsights 拆解观察高速走线。
5. 工具实践：学习 Keysight ADS 或 Ansys HFSS 进行 S 参数仿真,用 MATLAB 搭建 PAM4 链路的链路级仿真模型,体验均衡对眼图的改善。

一句话总结

224G SerDes 是 AI 算力网络从 51.2T 跨向 102.4T 的必由关口,它用极致的混合信号与封装技术,将单通道带宽推至物理极限,是实现万卡集群低通信延迟、高吞吐互联的硅基石。

延伸阅读与来源

• 是德科技推出 224G 以太网测试解决方案…,电子创新网, 2022; 描述 224G SerDes IP 验证与测试。
• 448G SerDes 要来了,准备好了吗?, 证券之星/编译 semiwiki, 2025; 阐述 224G 向 448G 演进, OIF CEI-448G, IEEE 802.3dj 背景。
• 生益电子:加速推进下一代224G产品的研发进程, 腾讯新闻, 2025; 国内 PCB 侧打样实证。
• OIF项目 CEI-448G 官方页面与 IEEE P802.3dj 工作组会议纪录。
• 博通 (Broadcom) Tomahawk 6 发布会, Marvell Teralynx 10 发布会,新思科技 224G SerDes IP 产品页。(自行搜索对应名称获取)