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224G SerDes

224G SerDes

概念 ID
224g-serdes
更新時間
2026-05-29
來源數量
待補

224G SerDes

3 秒看懂

224G SerDes 是支援每通道 224 Gbps 資料速率的高速序列器/解串器 IP 與物理層技術。它是下一代 1.6T 乙太網路和 AI 算力互連的基石,旨在打破資料中心內部“資料高速公路”的頻寬瓶頸。224G SerDes 並非單一晶片,而是一套複雜的混合訊號 IP 核,整合在交換器 ASIC、AI GPU 的 die-to-die 介面或光模組 DSP 晶片內部,直接決定系統從 800G 向 1.6T 代際演進的可行性。

3 分鐘產業解釋

224G SerDes 的產業邏輯,可拆解為三層:

  • 技術核心：SerDes 將晶片內部低速並行資料轉換成高速序列訊號,通過 PCB 銅線、背板或電纜傳輸,接收端再恢復並行資料。224G 意味著單對差分線每秒傳輸 2240 億位元,物理層採用 PAM4 調變(四電平脈衝幅度調變),在一個符號週期內傳 2 bits,奈奎斯特頻率為56 GHz,以控制通道衰減,但仍對訊號完整性和誤位元速率提出極高要求。
  • 驅動因素：AI 大型模型推動算力叢集從千卡擴至萬卡甚至十萬卡,GPU 間東西向流量暴增,NVLINK 和乙太網路交換容量必須持續翻倍。51.2T 交換器(512×100G)之後,102.4T 交換器(64×1.6T 埠,內部使用 512 個 224G SerDes 通道)成為確定性路線圖,SerDes 速率從 112G 升級到 224G 是關鍵使能項 [證券之星/是德科技稿]。
  • 產業落地程序：2023-2024 年,112G SerDes 伴隨 800G 進入規模商用;2025-2026 年,224G SerDes IP 已進入打樣與驗證階段。是德科技推出 224G 乙太網路測試方案,協助新思科技(新思科技)驗證 224G SerDes IP 設計 [是德科技/新思科技稿];生益電子等 PCB 廠商加速推進 224G 產品研發,已進入打樣 [生益電子調研]。大規模商用預計在 2026 年後隨 1.6T 生態成熟而爆發。

產業本質上,224G SerDes 是連線“算力晶片”與“網路世界”的橋樑,誰掌握這項 IP,誰就掌握了 AI 互聯的定價權。

15 分鐘專家深入

224G 不僅是速度翻倍,而是一個系統性物理極限挑戰,需要從訊號、介質、協議、封裝和功耗多維協同突破。

1. 速率與標準演進時間表

  • 2022-2024：112G SerDes 量產,支援 800G(8x112G)與 400G。
  • 2023 年 11 月：OIF 啟動 CEI-448G 架構專案,為 224G SerDes 電介面標準化奠基,討論 224G 雙通道架構,即 448G 聚合通道 [半導體行業觀察/證券之星文稿]。
  • 2025 年：224G IP 矽驗證與早期打樣,搭配 1.6T 光模組和 102.4T 交換器原型。
  • 2026 年及以後：隨 3nm FinFET 平台量產、銅纜/背板板材升級和標準凍結,進入規模部署。

2. 應用場景

  • 核心交換晶片 SerDes 介面：連線光模組到交換器 ASIC。
  • 晶片間（chip-to-chip）互連、背板、銅纜和光模組介面：GPU 小晶片間超短距超高頻寬互聯。
  • 有源銅纜(ACC)與背板：機架內 Top-of-Rack 到 Leaf 交換器的互聯。
  • 線卡與光纖鏈路：跨機架甚至跨資料中心的長距離光纖驅動。

3. 關鍵技術難點

  • 通道損耗：在傳統 PCB 板材上,224G PAM4 訊號傳輸幾英寸後衰減激增,誤位元速率迅速惡化至無法前向糾錯(FEC)糾正的水平。需要超低損耗板材(M7/M8 級)、更短走線設計和更復雜的均衡演算法。
  • 均衡複雜度：傳送端需高精度有限脈衝響應濾波器(Tap FIR),接收端需要連續時間線性均衡器(CTLE)、判決反饋均衡器(DFE)與最大似然序列檢測(MLSD)的級聯,功耗巨大——一顆 224G SerDes 通道的功耗往往是 112G 的 1.8-2 倍,限制交換器總功耗預算。
  • 封裝的射頻特性：CoWoS-S/L/R 等先進封裝中,224G 訊號對基板 loss、過孔 stub 和 crosstalk 極度敏感,要求矽 interposer 或 RDL 層的設計實現全波電磁模擬與協同最佳化。

4. 與 112G 的本質差異 不再是同一套設計規則的簡單線性外推。224G 是對 PAM4 架構的進一步深度最佳化,並引入新的通道編碼方案(如級聯 FEC),以滿足 1E-15 甚至更低的淨誤位元速率要求。這是物理層面的一次代際重構。

技術原理

224G SerDes 執行在極限物理通道上,其架構由四個核心引擎構成:

發射機(TX)

  • 資料通路：並行資料(如 64×3.5GHz) -> 序列化器 -> 格雷編碼 -> PAM4 符號對映 -> 預加重 FIR 濾波器(通常 3-5 Tap) -> 線性驅動器 -> 輸出差分對。
  • 關鍵引數：輸出擺幅(差分 1.0-1.2Vppd)、信噪加失真比(SNDR)>35dB、確定性抖動 <0.1UI。

通道(Channel)

Tx+ ───  PCB走線/背板/電纜  ─── Rx+
Tx- ───  阻抗連續90-100Ω  ─── Rx-
       ┌─ 過孔、聯結器 ─┐
       └─ 串擾源      ─┘

通道衰減是頻率的強函式。在 28GHz(Nyquist頻率 for 56Gbd)處,12 英寸的 Megtron 6 板材插損可達 -25dB 左右;224G 常要求超低損板材,插損控制在 -30dB 以內,否則後續均衡無法收斂。

接收機(RX)

  • 模擬前端：CTLE 提供第一級高頻增益補償,增益峰化可控。
  • 模數轉換(ADC)：通常採用 7-8bit SAR/Flash ADC,取樣率至少 112 GS/s (或更高如 128 GS/s)。
  • 數字均衡：FFE + 自適應 DFE(20-30 Tap),聯合 MLSD 消除剩餘符號間干擾和噪聲。
  • 時鐘恢復：數字鎖相環從資料中提取時鐘,容忍頻率偏差 ±300ppm。

FEC 與鏈路訓練

  • 224G 通常採用級聯 FEC:內碼(如 BCH, LDPC 等糾錯碼)+ 外碼(如 RS(544,514) 或更高增益的 open FEC),淨編碼增益 >9dB。
  • 鏈路訓練協議：TX/RX 通過握手協商 FIR 係數、CTLE 增益、DFE 係數和 FEC 模式,動態適應通道變化。

448G 雙通道架構 針對更高頻寬,兩個 224G 通道並行聚合為 448G 邏輯通道 [證券之星稿],從封裝和成本上比單純提速 448G 單通道更易實現,也為未來 448G SerDes 積累 IP。

技術演進史

  • 28G-56G NRZ 時代(2010s)：用於 25G/100G 乙太網路,簡單 NRZ 調變,通道均衡要求低,多晶片組或分立實現。
  • 56G PAM4 與 112G(2020-2024)：為 200G/400G/800G 鋪路,PAM4 降低一半頻寬需求,成為主流;IP 整合到 7nm/5nm ASIC,5nm 台積電 N5 支援 112G SerDes 量產。晶片速率為 8×100G 交換器普及。
  • 224G PAM4(2024-2026)：進入 3nm FinFET 節點(台積電 N3 系列仍是 FinFET,無 GAA 版本證據),IP 授權模式成熟(新思科技等),測試方案由是德科技等推動 [是德科技稿]。標準組織 IEEE P802.3dj 定義 1.6T 乙太網路,224G 是其基礎通道速率 [證券之星稿]。
  • 448G SerDes(2028+)：尚處概念與架構專案早期 [證券之星稿],預計採用 PAM8 或更復雜的調變,或藉助矽光子共封裝(CPO)解決通道問題,標準尚未成型,進入需 2nm 及更新制程。

技術路線對比

(量化表中具體數值為基於檢索資料與產業追蹤的定性/估算表述)

對比維度112G SerDes (當前主流)224G SerDes (下一代)448G SerDes (遠期概念)備註與依據
每通道速率112 Gbps224 Gbps448 Gbps標稱單通道電訊號速率
調變方式PAM4PAM4 (主流)研究中 (PAM8 等更高階調變候選)224G 延續 PAM4 以簡化架構 [證券之星稿]
典型應用800G (8x112G)1.6T (8x224G)3.2T+ 乙太網路1.6T 標準由 IEEE 802.3dj 定義
交換容量51.2T 交換器102.4T 交換器204.8T+ 交換器系統容量與 SerDes 速率線性相關
通道 Nyquist 頻率28 GHz56 GHz112 GHz (若用 PAM4)頻率直接決定介質損耗與 crosstalk
典型 PCB 板材Megtron 6 或等效超低損耗 (Megtron 7/8 等)難以銅纜/PCB 實現,需 CPO224G 已進入 PCB 打樣 [生益電子調研]
FEC 增益要求中 (約 7-8dB)高 (>9dB,級聯 FEC)極高,或前向糾錯重構224G 需更強糾錯以換取通道預算
單通道功耗 (估算)約 1.5-2.5 W約 3.5-5 W更高,需新工藝支撐功耗密度是部署關鍵瓶頸
IP 準備度量產 (2023-2024)矽驗證/早期打樣 (2025)概念架構 [OIF CEI-448G 2023 啟動]224G 已進入打樣 [生益電子、是德科技稿]
製程平台 (估算)7nm/5nm FinFET5nm/3nm FinFET2nm 及以後(可能轉 GAA)無公開 224G IP 確切製程歸屬,據供應鏈規劃推斷

上下游

上游 · 核心使能技術

  • IP 授權商：新思科技(新思科技)、Cadence、Alphawave Semi 等,提供經過矽驗證的 224G SerDes 硬 IP 或 DSP 軟 IP。新思科技已用是德科技裝置驗證 224G SerDes IP [是德科技/新思科技稿]。
  • 測試測量：是德科技 (Keysight) 的 M8050A BERT、M8199 AWG、UXR 系列示波器,提供 224G 訊號生成、分析和相容性測試,是晶片設計到量產的“裁判” [是德科技稿]。
  • 電子材料與 PCB：臺耀、聯茂、生益科技等高速板材廠商,為 224G 通道生產超低損耗銅箔基板;PCB 廠商如生益電子,已加速 224G 產品研發並進入打樣,以滿足高速訊號走線對更低 Dk/Df 的需求 [生益電子調研]。
  • 封裝基板與先進封裝：欣興、Ibiden 等 ABF 載板商,以及台積電 CoWoS 封裝體系,保障 224G 從 Die 到封裝的訊號完整性與散熱。

中游 · 系統整合

  • 交換器 ASIC & 系統商：博通 (Broadcom)、Marvell、思科、華為等,將 224G SerDes 整合進交換晶片,製造 102.4T 交換器。博通 Tomahawk 6、Marvell Teralynx 10 均在 224G 路線上。
  • 光模組/DSP 廠商：Marvell、博通、Credo、華為海思等在光模組 DSP 中內建 224G SerDes,連線光收發端,是 1.6T 光模組的核心。

下游 · 終端使用者

  • 雲端服務商 (CSP)：AWS、Microsoft Azure、Google Cloud、Meta、阿里雲端等,為 AI 資料中心建置基於 224G 的 1.6T 網路架構。
  • AI 算力企業：OpenAI、xAI、以及各大 GPU 叢集運營方,通過高速互連降低訓練通訊開銷。

關鍵指標

  • 每通道速率：224 Gbps (PAM4),雙通道聚合 448 Gbps。
  • 誤位元速率 (BER)：未加 FEC 時約 1E-6 量級,加 FEC 後可達 1E-15 或更優,滿足電信級鏈路要求。
  • 插入損耗：在 56GHz Nyquist 頻率點,短距離 (≤12inch) 插損需控制在約 -25~-30dB 以內,具體視均衡能力與 FEC 策略動態調整。
  • 功耗效率：單 bit 功耗 (pJ/bit) 是核心,112G 約 15-20 pJ/bit,224G 目標控制在 20-25 pJ/bit 以內以維持整機功耗預算 [產業估算]。無廠商公開定型資料。
  • 訊號完整性：確定性抖動 < 0.15UI,隨機抖動 < 0.1UI RMS,眼圖垂直張開度 (Eye Height) 足以保證 ADC 有效位數。
  • 封裝串擾隔離：相鄰通道間串擾隔離度 > 30dB,要求封裝基板的過孔與平面設計精細建模。

供需與市場資料

市場處於 112G 規模放量、224G 預研匯入的換擋期。

  • 112G SerDes IP/TAM：2023 年約 1500-2000 萬通道,主供 51.2T 交換器和 800G 光模組。2024 年增長約 40-50%,趨於成熟。
  • 224G SerDes 需求：預計 2025-2026 年以 102.4T 交換器、1.6T 光模組和下一代 AI 晶片互連為驅動力,通道數從幾百萬逐漸向數千萬級爬升,2027 年後進入爆發期 [行業推算]。目前尚處打樣,未見通道出貨量公開資料。
  • 制約供給的要素：先進封裝 CoWoS 產能、超低損耗 PCB 板材良率,以及 224G 測試方案的高昂資本支出(一臺 BERT 費用可達數百萬美元),將限制早期滲透速度。
  • 競爭格局：SerDes IP 高度集中,新思科技、博通、Marvell 掌握先機;ADC/DSP 微架構是核心壁壘,非線性的模擬設計能力構成護城河。

代表公司與資本對映

(所指技術與公司歸屬,均基於檢索資料與產業追蹤)

  • 是德科技 (Keysight, NYSE:KEYS)：公開宣稱推出 224G 完整測試方案的公司之一,M8050A BERT 等已用於領先半導體商驗證 [是德科技稿]。是 224G 時代的“賣鏟人”,確定性受益。
  • 新思科技 (Synopsys, NASDAQ:SNPS)：224G SerDes IP 的頂級供應商,2025 年矽驗證,直接授權給 ASIC 廠商,受益於每個 1.6T 埠需許可費的增長 [是德科技/新思科技稿]。
  • 博通 (Broadcom, NASDAQ:AVGO)：全球最大交換器晶片商,內部 SerDes IP 不對外授權,但直接帶動 Tomahawk 6/Jericho3-AI 等產品在 AI 網路市場的統治地位。
  • Marvell (NASDAQ:MRVL)：光模組 DSP 王者,同時版面配置交換器 ASIC 和定製計算,224G SerDes 是整套資料中心平台戰略的核心黏合劑。
  • 生益電子 (A股:688183)：加速推進 224G 高速 PCB 產品研發並進入打樣,是上游 PCB 板國產替代先鋒 [生益電子調研]。
  • Credo Technology (NASDAQ:CRDO)：專注高速連線解決方案,224G SerDes 及光 DSP/線纜產品加速匯入,易受 AI 網路開支驅動。

投資邏輯

  • 第一波紅利 → 測試裝置：是德科技方案已落地,先於量產 2-3 年捕捉研發支出,企業研發外包加速裝置採購,確定性極高。
  • 第二波紅利 → IP 授權：新思科技等 IP 授權商隨 224G SoC tape-out 量爆發,授權費與版稅模式收益逐季顯現,與 Broadcom 等自研派構成生態兩翼。
  • 第三波 → 系統及網路裝置：102.4T 交換器與 1.6T 光模組規模出貨期,博通、Marvell、Arista、中際旭創等享受量價齊升,時間預計 2026 年後。
  • 第四波 → 材料與製造：超低損板材與先進封裝需求拉動,生益電子、臺耀、日月光投控等訂單持續,是長坡厚雪賽道。
  • 風險提示：標準凍結延遲、3nm 良率爬坡慢、AI CapEx 週期波動、CPO 過早替代 224G 可插拔方案。若 448G 路線跳代發展,可能會縮短 224G 純享週期。

常見誤讀糾偏

誤讀1：224G SerDes 就是晶片引腳跑 224Gbps。
糾正：224Gbps 是電訊號在 SerDes 傳送端至接收端鏈路上的速率,序列資料經 PAM4 編碼後,每個符號攜帶 2bits,訊號物理頻率為 56G 波特率。受制於封裝、PCB 和聯結器,實際序列傳輸是複雜的射頻系統工程,不是簡單跑一個數字。

誤讀2：台積電 3nm 直接轉向 GAA,224G SerDes 可選 GAA 工藝。
糾正：台積電 N3 系列(包括 N3E、N3P 等)均為 FinFET 結構,N2 才轉向 GAA/nanosheet。因此,首代 224G SerDes 很可能在 FinFET 的 N3 節點上實現,並非與 GAA 繫結 [無相關證據,基於公開製程路線圖推斷]。三星 3nm GAA 雖有早期量產,但 224G SerDes 主流 IP 初期大機率基於台積電生態。

學習路徑

  1. 基礎入門：閱讀《高速數字設計》(Howard Johnson)與《Signal and Power Integrity – Simplified》(Bogatin),建立傳輸線、串擾和眼圖基本概念。
  2. SerDes 專題：看 IEEE 期刊論文 “A 224Gb/s PAM4 Transceiver…”等經典 ISSCC/VLSI Symposium 文章,理解 TX/RX 架構、DFE、CDR 實現。重點關注 SNDR、功耗和誤位元速率 binning 方法。
  3. 標準追蹤：關注 IEEE 802.3dj (1.6T/3.2T 乙太網路)、OIF-CEI- 未來專案,瞭解鏈路預算和相容性規範。OIF 和 Ethernet Alliance 白皮書是必讀物。
  4. 產業追蹤：查閱博通、Marvell、新思科技、是德科技的釋出會與白皮書;追蹤 224G PCB/材料商如生益科技的研發進展;利用 iFixit/TechInsights 拆解觀察高速走線。
  5. 工具實踐：學習 Keysight ADS 或 Ansys HFSS 進行 S 引數模擬,用 MATLAB 搭建 PAM4 鏈路的鏈路級模擬模型,體驗均衡對眼圖的改善。

一句話總結

224G SerDes 是 AI 算力網路從 51.2T 跨向 102.4T 的必由關口,它用極致的混合訊號與封裝技術,將單通道頻寬推至物理極限,是實現萬卡叢集低通訊延遲、高吞吐互聯的矽基石。

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