448G SerDes

1. 3秒看懂

448G SerDes 是单通道速率达 448 Gbps 的高速串行收发器（Serializer/Deserializer），代表电信号互连的下一代技术天花板。它通过多电平调制（如 PAM-4、PAM-8）和极端数字信号处理能力，在芯片内部及芯片之间建立数据高速公路，直接决定 AI 超级芯片、102.4T 以上交换机和共封装光学（CPO）模块的带宽上限。简单说，没有 448G SerDes，十万卡集群的线性扩展就会撞上物理墙。

2. 3分钟产业解释

大模型从万亿参数走向多模态和长思维链推理，GPU、TPU、NPU 之间的东-西向流量每两年翻一番。上一代 224G SerDes（单通道 212.5 Gbps 或 224 Gbps）刚刚在 2024 年进入规模部署，支撑 51.2T/102.4T 交换机和下一代 PCIe 6.0/7.0。而 448G SerDes 将单 lane 理论带宽再度翻倍，使机柜内有线互连、背板、有源光缆以及 die-to-die 的 UCIe 通道都获得“未来容量”。

产业逻辑的核心是“带宽密度—功耗—成本”三角。AI 芯片算力指数增长，但芯片总面积、光罩极限和供电散热框架几乎不变，唯一的出路是把每根物理通道的速率做高，减少引脚数、减少线缆和连接器量，从而在真实机柜空间内实现更高总带宽。448G 因此不是一个“自由选项”，而是数据中心算力竞赛的必然指向。

在产业链中，448G SerDes 处于最底层物理接口，向上承载以太网 PHY、PCIe PHY、CXL、UCIe 等各种协议。它既存在于交换机 ASIC 的 I/O die 内，也出现在 GPU 的 NVLink 端口，又刻在 retimer 和 DSP 芯片里，是最广泛的使能组件。

3. 技术原理

448G SerDes 的技术核心是在“信道香农极限”边缘跳舞。

调制与符号速率 实现 448 Gbps 主要有两种路径：

1. 224 Gbaud PAM-4：采用 4 电平脉冲幅度调制，每个符号携带 2 bit，符号速率达 224 Gbaud，对应的奈奎斯特频率高达 112 GHz。这对电路带宽、封装和 PCB 材料提出极端要求，但可与现有 PAM-4 生态兼容。
2. 112 Gbaud PAM-8 或 PAM-6：将符号速率维持在 112 Gbaud，通过 8 电平（3 bit/符号）或 6 电平达成 448 Gbps。好处是可复用 224G SerDes 的部分模拟前端，但对信噪比要求急剧恶化，需要更强的 FEC 和 DSP 补偿。

目前公开资料中，Alphawave Semi、Synopsys 等 IP 厂商展示的原型多采用 112 Gbaud PAM-8，以兼顾工艺可行性和功耗。

全链路 DSP 补偿 448G 链路走到接收端时，信号像一团模糊的噪声。接收端需集成采样率高达 224 GS/s 的高速 ADC，通过 CTLE（连续时间线性均衡）、多抽头 DFE（判决反馈均衡）和最大似然序列估计（MLSE）串联工作，重建“被埋掉”的眼图。整个链路插损可以超过 30 dB，几乎全靠 DSP 打开。

超强 FEC 级联 仅靠 DSP 仍不够。448G 通道的原始误码率可能在 1e-4 量级，必须采用级联 FEC：外层使用高编码增益码如 OFEC（Open FEC）、cFEC，内层配合轻量 fire code，最终将后 FEC 误码率压低至 1e-15 以下，满足无损网络要求。FEC 引入的延迟和功耗也是 448G SerDes 设计的关键权衡。

封装与材料革命 百 GHz 的模拟带宽强制链路远离传统铜 trace。芯片内部需采用 2.5D/3D 封装（如 CoWoS-L、EMIB）将 SerDes 紧贴光学引擎或极短距离的 silicon interposer。PCB 材料必须切换到超低损耗板材（Megtron 8 级等），甚至引入玻璃基板。当铜无法胜任长度时，共封装光学（CPO）成为必需品，此时 448G SerDes 的职责变成以极低功耗驱动微环调制器。

4. 关键参数

注：上表中部分数值为产业界在 2024—2025 年技术会议上的目标或推算值，截止 2025 年 4 月官方标准尚未冻结，详细参数可能调整。

5. 技术路线

448G SerDes 并非凭空诞生，而是沿“NRZ→PAM-4→更高阶调制”与“速率翻倍”双轴演进的最新一站。

• 2019—2021：112G SerDes。以 56 Gbaud PAM-4 为核心，支撑 25.6T/51.2T 交换机和 PCIe 5.0/6.0 早期部署。
• 2022—2024：224G SerDes。采用 112 Gbaud PAM-4，成为 51.2T/102.4T 交换机的芯核。Broadcom Tomahawk 6、nVidia Spectrum-4 等均依赖此类 IP。IEEE 802.3df/802.3dj 标准定义 200 Gbps/lane 电接口，产业链在 2024 年实现量产。
• 2025—2027E：448G SerDes 研究和 IP 化。2024 年多个 IP 厂商开始提供 448G 架构评估。预计 2025 年首款 3nm 测试芯片完成，2026 年前后量产级 IP 完成客户导入，服务于下一代 102.4T+、甚至 204.8T 交换机和 GPU 互联。
• 封装演化并行。从板级基板到有机基板上的 ultra-short reach，再到 CPO 的无铜链路。224G 已开始在 CPO 模块中出现，448G 将以 CPO 作为长距离（交换机背板外连）的首选形态，电信号仅覆盖 die-to-die 毫米级连接。

由于 448G 直接对标 IEEE 400 Gbps/lane 的未来目标，标准进度是路线核心。IEEE P802.3dj 目前聚焦 200 Gbps/lane，后续 400 Gbps/lane 工作组大概率在 2026 年前后启动。OIF 的 CEI-448G 项目目前暂未正式成立，但行业已将其作为“448G SerDes 白皮书”的讨论载体。

6. 上游

448G SerDes 的实现依赖一整套上游技术根基：

• IP 设计与 EDA 工具：Synopsys、Cadence、Alphawave Semi 等提供可集成的 SerDes IP 核，需满足 3nm/2nm 条件下高产出率。EDA 工具必须能进行 112 GHz 以上通道电磁仿真，包括 ANSYS、Keysight ADS 等。
• 先进工艺与制造：台积电 N3E/N3P、后续 N2，以及三星/英特尔先进节点是 448G 的襁褓。台积电 CoWoS-L 等 2.5D 封装技术直接决定射频性能。
• 封装基板与材料：超低损耗有机基板（Panasonic Megtron 8，Isola Astra MT77 等）、玻璃基板、TSV interposer 均构成通道质量的核心。日本味之素 ABF 材料等也会影响 SerDes 周围电容。
• 测试与测量：Keysight、Tektronix、Anritsu 需提供采样率 256 GS/s 以上的误码仪和带宽超过 110 GHz 的矢量网络分析仪。测试设备本身就是 448G 能否被验证的前提。
• CPO 光学引擎：硅光 serdes（调制器、探测器）、激光器、光纤阵列耦合必须在微米级对齐，Ayar Labs、英特尔、RainTree 等光引擎公司与 SerDes 团队协同设计。

上游任何一个环节卡顿，都会延迟 448G 的进入时间。

7. 下游

448G SerDes 的下游直接映射算力基础设施的关键元件：

• 交换机芯片：下一代 102.4T 以上（如 204.8T 交换容量）ASIC 需要 448G 通道连接前面板光模块或内部背板。Broadcom（Tomahawk 路线）、Marvell（Teralynx 10）已展示 224G 级，448G 是其后继。
• AI 加速器互联：nVidia NVLink、AMD Infinity Fabric、自研 Google TPU ICI 等均为超短距高密度互联，448G SerDes 允许多个芯片共享更多带宽，减少拓扑跳数。
• 光模块与 AOC：可插拔 1.6T（4×400G）或下一代 3.2T 光模块、有源光缆内部 DSP 芯片将集成 448G SerDes，实现机架间互联。
• DDR/HBM 替代链路：UCIe die-to-die、BoW（Bridge of Wires）等内存互联通道也渴望更高速度，448G SerDes 可推动分解式内存和 CXL 池化。
• 云计算自研硬件：AWS Nitro、微软 Azure等自研芯片均内置 SerDes，448G 将帮助其减小延迟、压缩硬件层级。

8. 受益公司

以下仅客观梳理在 448G SerDes 相关的技术布局，不构成任何建议。

IP 供应商

• Synopsys：拥有 DesignWare 224G SerDes IP，2024 年推 3nm 版本，明确向 448G 演进。
• Cadence：224G IP 在 TSMC N3E 上验证，448G 架构出现在公司技术报告中。
• Alphawave Semi：专注高速 IP，2024 年发布 3nm 224G-LR，并演示 112 Gbaud PAM-8 的 448G 概念，与多家超大规模客户合作。

芯片整合商

• Broadcom：交换机 ASIC 与自定义 AI ASIC 双重享受自研 SerDes 红利，Perceptive 系列和下一代 Tomahawk 均依赖极高带宽 SerDes。
• Marvell：作数据中心交换机和 ASIC 服务，224G/448G SerDes 串行技术矩阵集中在 Alaska P 和 Teralynx 产品线。
• NVIDIA：通过 Mellanox 整合，在内外部 SerDes 和 NVLink 高速互联中保持定制化，448G 可能出现在未来 NVLink 或 Spectrum 交换机中。

光学互联先锋

• Ayar Labs（与英特尔、nVidia 合作）、Intel（FCI 光学互联）、Broadcom（CPO 交换）都将借助 448G SerDes-光引擎集成来降低系统性功耗。

以上信息来自各公司 2024 年新闻稿和投资者会议演示。未列出市场份额，因 448G 尚无商用出货。

9. 市场规模

由于 448G SerDes 仍处于预研和 IP 评估阶段，尚无独立营收数据，但可借助高速 SerDes IP 市场及数据中心交换机/CPO 市场进行间接框算。

• 高速 SerDes IP 市场：据 IPnest 2024 年 4 月发布的《SerDes IP Market Report》，涵盖 112G 及以上速率的 SerDes IP 市场在 2023 年约为 5.2 亿美元（口径为 IP 许可版税），预计 2028 年将增长至超过 10 亿美元（复合年增约 15%）。448G SerDes IP 预计将在 2026 年后开始贡献份额，目前公开资料未见单独的 448G 预测值。
• 数据中心交换机芯片：Broadcom 和 Marvell 所在的交换芯片市场，LightCounting 2024 年 9 月报告显示，2023 年全球市场规模约 80 亿美元，预计 2028 年翻倍至 160 亿美元。高速 SerDes 是交换机 ASIC 中的核心面积和功耗单元，其技术升级直接拉动价值含量。
• CPO 光引擎市场：Yole Intelligence 2024 年预测，CPO 端口市场 2028 年约 6 亿美元，到 2033 年可达 30 亿美元。448G SerDes 有望成为 CPO 主打接口，带来附加 IP 和芯片价值。

上述数据均标明出处及年份，供读者判断规模量级。

10. 玩家对比

（以下进度基于公开资料，截至 2025 年 4 月）

竞争重点在于调制方式选择、功耗/面积等效、FEC 协同以及和 CPO 的耦合效率。目前没有厂商能声称量产级 448G SerDes。

11. 风险

• 物理极限风险：224 Gbaud 信号在厘米级铜线上几乎不可控，PAM-8 的信噪比余量极少，可能导致 448G 无法达到足够的无障碍运行良率。
• 标准分裂：业界可能分成 PAM-4 224 Gbaud 和 PAM-8 112 Gbaud 两大阵营，互不打通，造成市场碎片化。
• CPO 替代弱化电 SerDes：若 CPO 推动全光交换和光子互联，部分板级铜 SerDes 需求可能转向光路，但芯片内 die-to-die 仍需短距电 SerDes，风险有限但值得观察。
• 良率与成本：3nm/2nm 工艺流片成本暴涨，448G IP 的验证和整合将消耗巨额研发，仅少数头部公司可负担，可能推迟通用化的时间表。
• 地缘政治：高性能 SerDes IP 和技术属于受限出口管控范围，中国芯片设计公司获取先进工艺和 IP 的路径受限，影响国内 AI 芯片的互联能力供给。
• 功耗墙：即使控制在 5 pJ/bit，当交换机芯片内集成了上百通道，总 SerDes 功耗仍可达 300 W 以上，叠加计算功耗使散热系统难以承受。

12. 误读纠偏

• “448G SerDes 就是 224G 的简单升级”：错。调制阶数提升或符号速率翻倍都使链路预算非线性恶化，需要重新设计整个模拟前端、DSP 和 FEC，模拟带宽要求可能超出当前封装能力。
• “IEEE 已经有 448G 标准”：不准确。截至 2025 年 4 月，IEEE 只定义了 200 Gbps/lane 电接口（P802.3dj），400 Gbps/lane 尚未启动正式项目。448G SerDes 常被用来描述此类未来 400 Gbps/lane 所需的原始比特率（含 FEC 开销）。
• “带 CPO 就不需要 448G SerDes”：CPO 只是移除长铜线，电-光转换依然需要 SerDes 驱动光调制器。448G SerDes 与 CPO 并非替代，而是协同。
• “448G 只用于远距离”：实际上最急迫的应用场景是芯片间（die-to-die）和板内高密度互联。距离越短越容易实现，448G 最先可能在 multichip module 内实现量产。
• “2025 年就可以买到 448G 交换机”：目前最快的时间线是 2026 年底 IP 准备就绪，2027 年芯片流片，2028 年交换机系统产品送样。过早的宣传多为原型或实验室演示。

13. 最新事件

• 2024 年 3 月，Alphawave Semi 发表：在 OFC 2024 上，公司首次展示了基于 3nm 的 112 Gbaud PAM-8 448G 架构，并公告该技术进入早期客户评估。
• 2024 年 9 月，IPnest 年度报告：确认 112G/224G SerDes IP 市场强劲增长，并首次在路线图中纳入 448G 分类，预测 2028 年后为 IP 供应商带来收入增量。
• 2024 年 11 月，IEEE P802.3dj 批准 D2.0 草案：定义 200 Gbps/lane 物理层。Broadcom 等厂商虽然在会议上讨论 400 Gbps/lane 目标，但未形成标准。
• 2024 年 12 月，台积电欧洲技术论坛：详细介绍了针对 3nm 的 ultra-high-speed SerDes 布局建议，涵盖 224G 和未来 448G 的模板，预示代工厂对此的积极准备。
• 2025 年 2 月，Synopsys 用户大会：公司演示了其 448G-ready 架构，公布与早期超算伙伴合作评估 PAM-8 链路，强调可复用已敲定的 224G 电路 IP。
• 2025 年 3 月，OFC 2025：未出现商用 448G 光模块，但多家测量厂商展出适用 220 GHz 以上带宽的测试设备，间接揭示产业界对这一代技术的押注。

（以上事件均基于公司新闻稿及行业会议公开内容，截至 2025 年 4 月。）

14. 跟踪指标

• 标准进展：关注 OIF 是否立项 CEI-448G；IEEE 400G/lane 研究组是否在 2025 或 2026 年启动。
• IP 首次客户 tape-out：一旦 Synopsys 或 Alphawave 宣布“首颗含 448G SerDes 的客户芯片流片”，即为关键里程碑。
• 交换机芯片代次：Broadcom 下一代 Tomahawk 路线图（Tomahawk 7）或 Marvell Teralynx 的 102.4T 后产品是否支持 400 Gbps/lane 电接口。
• AI lab 自研芯片选择：如 Google 的 TPU v6、Amazon Trainium3 等是否选用 448G 接口，这决定大规模部署的起点。
• CPO 产品发布：如 Intel FCI 或 Ayar Labs 的 448G 光学引擎进入系统验证，标志产业协作到位。
• 测试设备可用性：如 Keysight 推出 256 GS/s 误码仪、110 GHz+ 探头等，反映生态的工程就绪程度。
• 工艺良率：台积电 3nm 及后续 2nm 的模拟特性、CoWoS-L interposer 的高频良率数据。

15. 信源

• OIF: Optical Internetworking Forum，关于电接口 CEI 的讨论和路线图（https://www.oiforum.com）
• IEEE P802.3dj Task Force: Ethernet 200 Gb/s per lane 标准（https://www.ieee802.org/3/dj/）
• IPnest: “SerDes IP Market Report 2024”，(www.ipnest.com)
• LightCounting: 高速以太网交换芯片和光模块市场季度报告（2024）
• Yole Intelligence: “Co-Packaged Optics 2024” 报告
• 各公司新闻页：Alphawave Semi、Broadcom、Marvell、Synopsys、