448G SerDes
1. 3秒看懂
448G SerDes 是單通道速率達 448 Gbps 的高速序列收發器（Serializer/Deserializer），代表電訊號互連的下一代技術天花板。它通過多電平調變（如 PAM-4、PAM-8）和極端數字訊號處理能力，在晶片內部及晶片之間建立資料高速公路，直接決定 AI 超級晶片、102.4T 以上交換器和共封裝光學（CPO）模組的頻寬上限。簡單說，沒有 448G SerDes，十萬卡叢集的線性擴充套件就會撞上物理牆。
2. 3分鐘產業解釋
大型模型從萬億引數走向多模態和長思維鏈推論，GPU、TPU、NPU 之間的東-西向流量每兩年翻一番。上一代 224G SerDes（單通道 212.5 Gbps 或 224 Gbps）剛剛在 2024 年進入規模部署，支撐 51.2T/102.4T 交換器和下一代 PCIe 6.0/7.0。而 448G SerDes 將單 lane 理論頻寬再度翻倍，使機櫃內有線互連、背板、有源光纜以及 die-to-die 的 UCIe 通道都獲得“未來容量”。
產業邏輯的核心是“頻寬密度—功耗—成本”三角。AI 晶片算力指數增長，但晶片總面積、光罩極限和供電散熱架構幾乎不變，唯一的出路是把每根物理通道的速率做高，減少引腳數、減少線纜和聯結器量，從而在真實機櫃空間內實現更高總頻寬。448G 因此不是一個“自由選項”，而是資料中心算力競賽的必然指向。
在產業鏈中，448G SerDes 處於最底層物理介面，向上承載乙太網路 PHY、PCIe PHY、CXL、UCIe 等各種協議。它既存在於交換器 ASIC 的 I/O die 內，也出現在 GPU 的 NVLink 埠，又刻在 retimer 和 DSP 晶片裡，是最廣泛的使能元件。
3. 技術原理
448G SerDes 的技術核心是在“通道夏農極限”邊緣跳舞。
調變與符號速率 實現 448 Gbps 主要有兩種路徑：
- 224 Gbaud PAM-4：採用 4 電平脈衝幅度調變，每個符號攜帶 2 bit，符號速率達 224 Gbaud，對應的奈奎斯特頻率高達 112 GHz。這對電路頻寬、封裝和 PCB 材料提出極端要求，但可與現有 PAM-4 生態相容。
- 112 Gbaud PAM-8 或 PAM-6：將符號速率維持在 112 Gbaud，通過 8 電平（3 bit/符號）或 6 電平達成 448 Gbps。好處是可複用 224G SerDes 的部分模擬前端，但對訊雜比要求急劇惡化，需要更強的 FEC 和 DSP 補償。
目前公開資料中，Alphawave Semi、Synopsys 等 IP 廠商展示的原型多采用 112 Gbaud PAM-8，以兼顧工藝可行性和功耗。
全鏈路 DSP 補償 448G 鏈路走到接收端時，訊號像一團模糊的噪聲。接收端需整合取樣率高達 224 GS/s 的高速 ADC，通過 CTLE（連續時間線性均衡）、多抽頭 DFE（判決反饋均衡）和最大似然序列估計（MLSE）串聯工作，重建“被埋掉”的眼圖。整個鏈路插損可以超過 30 dB，幾乎全靠 DSP 開啟。
超強 FEC 級聯 僅靠 DSP 仍不夠。448G 通道的原始誤位元速率可能在 1e-4 量級，必須採用級聯 FEC：外層使用高編碼增益碼如 OFEC（Open FEC）、cFEC，內層配合輕量 fire code，最終將後 FEC 誤位元速率壓低至 1e-15 以下，滿足無損網路要求。FEC 引入的延遲和功耗也是 448G SerDes 設計的關鍵權衡。
封裝與材料革命 百 GHz 的模擬頻寬強制鏈路遠離傳統銅 trace。晶片內部需採用 2.5D/3D 封裝（如 CoWoS-L、EMIB）將 SerDes 緊貼光學引擎或極短距離的 silicon interposer。PCB 材料必須切換到超低損耗板材（Megtron 8 級等），甚至引入玻璃基板。當銅無法勝任長度時，共封裝光學（CPO）成為必需品，此時 448G SerDes 的職責變成以極低功耗驅動微環調變器。
4. 關鍵引數
| 引數 | 數值 / 描述 | 來源 / 年份 |
|---|---|---|
| 單通道總位元率 | 448 Gbps（原始） | 產業路線圖，OFC 2024 多家廠商演示目標 |
| 常用調變方式 | 224 Gbaud PAM-4 或 112 Gbaud PAM-8 | 技術白皮書（如 Alphawave Semi，2024） |
| 奈奎斯特頻率 | 112 GHz（PAM-4）或 56 GHz（PAM-8） | 對應符號速率的一半 |
| 通道插入損耗 | -30 ~ -35 dB（28 GHz 頻段） | IEEE 802.3 通道模型延伸，2024 |
| ADC 取樣率 | 約 224 GS/s | 推算要求，公開資料未見確切產品級資料 |
| 原始誤位元速率 | 約 1e-4（開 FEC 前） | 模擬結果，2024 行業會議 |
| 後 FEC 誤位元速率 | 1e-15 以下 | 目標值，OIF 相關討論（2024） |
| 典型功耗效率目標 | <5 pJ/bit（約 2.2 W/通道） | 基於 3nm 工藝的研究目標，公開資料未見定型資料 |
| 封裝形式 | 2.5D CoWoS/EMIB 或 CPO 矽基 interposer | 台積電、英特爾 2024 技術論壇 |
| 支援協議 | 乙太網路 400G/800G/1.6T 物理層，PCIe/CXL 未來版本，UCIe | 各標準聯盟路線圖 |
注：上表中部分數值為產業界在 2024—2025 年技術會議上的目標或推算值，截止 2025 年 4 月官方標準尚未凍結，詳細引數可能調整。
5. 技術路線
448G SerDes 並非憑空誕生，而是沿“NRZ→PAM-4→更高階調變”與“速率翻倍”雙軸演進的最新一站。
- 2019—2021：112G SerDes。以 56 Gbaud PAM-4 為核心，支撐 25.6T/51.2T 交換器和 PCIe 5.0/6.0 早期部署。
- 2022—2024：224G SerDes。採用 112 Gbaud PAM-4，成為 51.2T/102.4T 交換器的芯核。Broadcom Tomahawk 6、nVidia Spectrum-4 等均依賴此類 IP。IEEE 802.3df/802.3dj 標準定義 200 Gbps/lane 電介面，產業鏈在 2024 年實現量產。
- 2025—2027E：448G SerDes 研究和 IP 化。2024 年多個 IP 廠商開始提供 448G 架構評估。預計 2025 年首款 3nm 測試晶片完成，2026 年前後量產級 IP 完成客戶匯入，服務於下一代 102.4T+、甚至 204.8T 交換器和 GPU 互聯。
- 封裝演化並行。從板級基板到有機基板上的 ultra-short reach，再到 CPO 的無銅鏈路。224G 已開始在 CPO 模組中出現，448G 將以 CPO 作為長距離（交換器背板外連）的首選形態，電訊號僅覆蓋 die-to-die 毫米級連線。
由於 448G 直接對標 IEEE 400 Gbps/lane 的未來目標，標準進度是路線核心。IEEE P802.3dj 目前聚焦 200 Gbps/lane，後續 400 Gbps/lane 工作組大機率在 2026 年前後啟動。OIF 的 CEI-448G 專案目前暫未正式成立，但行業已將其作為“448G SerDes 白皮書”的討論載體。
6. 上游
448G SerDes 的實現依賴一整套上游技術根基：
- IP 設計與 EDA 工具：Synopsys、Cadence、Alphawave Semi 等提供可整合的 SerDes IP 核，需滿足 3nm/2nm 條件下高產出率。EDA 工具必須能進行 112 GHz 以上通道電磁模擬，包括 ANSYS、Keysight ADS 等。
- 先進工藝與製造：台積電 N3E/N3P、後續 N2，以及三星/英特爾先進節點是 448G 的襁褓。台積電 CoWoS-L 等 2.5D 封裝技術直接決定射頻效能。
- 封裝基板與材料：超低損耗有機基板（Panasonic Megtron 8，Isola Astra MT77 等）、玻璃基板、TSV interposer 均構成通道質量的核心。日本味之素 ABF 材料等也會影響 SerDes 周圍電容。
- 測試與測量：Keysight、Tektronix、Anritsu 需提供取樣率 256 GS/s 以上的誤碼儀和頻寬超過 110 GHz 的向量網路分析儀。測試裝置本身就是 448G 能否被驗證的前提。
- CPO 光學引擎：矽光 serdes（調變器、探測器）、雷射器、光纖陣列耦合必須在微米級對齊，Ayar Labs、英特爾、RainTree 等光引擎公司與 SerDes 團隊協同設計。
上游任何一個環節卡頓，都會延遲 448G 的進入時間。
7. 下游
448G SerDes 的下游直接對映算力基礎設施的關鍵元件：
- 交換器晶片：下一代 102.4T 以上（如 204.8T 交換容量）ASIC 需要 448G 通道連線前面板光模組或內部背板。Broadcom（Tomahawk 路線）、Marvell（Teralynx 10）已展示 224G 級，448G 是其後繼。
- AI 加速器互聯：nVidia NVLink、AMD Infinity Fabric、自研 Google TPU ICI 等均為超短距高密度互聯，448G SerDes 允許多個晶片共享更多頻寬，減少拓撲跳數。
- 光模組與 AOC：可插拔 1.6T（4×400G）或下一代 3.2T 光模組、有源光纜內部 DSP 晶片將整合 448G SerDes，實現機架間互聯。
- DDR/HBM 替代鏈路：UCIe die-to-die、BoW（Bridge of Wires）等記憶體互聯通道也渴望更高速度，448G SerDes 可推動分解式記憶體和 CXL 池化。
- 雲端運算自研硬體：AWS Nitro、微軟 Azure等自研晶片均內建 SerDes，448G 將幫助其減小延遲、壓縮硬體層級。
8. 受益公司
以下僅客觀梳理在 448G SerDes 相關的技術版面配置，不構成任何建議。
IP 供應商
- Synopsys：擁有 DesignWare 224G SerDes IP，2024 年推 3nm 版本，明確向 448G 演進。
- Cadence：224G IP 在 TSMC N3E 上驗證，448G 架構出現在公司技術報告中。
- Alphawave Semi：專注高速 IP，2024 年釋出 3nm 224G-LR，並演示 112 Gbaud PAM-8 的 448G 概念，與多家超大規模客戶合作。
晶片整合商
- Broadcom：交換器 ASIC 與自定義 AI ASIC 雙重享受自研 SerDes 紅利，Perceptive 系列和下一代 Tomahawk 均依賴極高頻寬 SerDes。
- Marvell：作資料中心交換器和 ASIC 服務，224G/448G SerDes 序列技術矩陣集中在 Alaska P 和 Teralynx 產品線。
- NVIDIA：通過 Mellanox 整合，在內外部 SerDes 和 NVLink 高速互聯中保持定製化，448G 可能出現在未來 NVLink 或 Spectrum 交換器中。
光學互聯先鋒
- Ayar Labs（與英特爾、nVidia 合作）、Intel（FCI 光學互聯）、Broadcom（CPO 交換）都將藉助 448G SerDes-光引擎整合來降低系統性功耗。
以上資訊來自各公司 2024 年新聞稿和投資者會議演示。未列出市場份額，因 448G 尚無商用出貨。
9. 市場規模
由於 448G SerDes 仍處於預研和 IP 評估階段，尚無獨立營收資料，但可藉助高速 SerDes IP 市場及資料中心交換器/CPO 市場進行間接框算。
- 高速 SerDes IP 市場：據 IPnest 2024 年 4 月釋出的《SerDes IP Market Report》，涵蓋 112G 及以上速率的 SerDes IP 市場在 2023 年約為 5.2 億美元（口徑為 IP 許可版稅），預計 2028 年將增長至超過 10 億美元（複合年增約 15%）。448G SerDes IP 預計將在 2026 年後開始貢獻份額，目前公開資料未見單獨的 448G 預測值。
- 資料中心交換器晶片：Broadcom 和 Marvell 所在的交換晶片市場，LightCounting 2024 年 9 月報告顯示，2023 年全球市場規模約 80 億美元，預計 2028 年翻倍至 160 億美元。高速 SerDes 是交換器 ASIC 中的核心面積和功耗單元，其技術升級直接拉動價值含量。
- CPO 光引擎市場：Yole Intelligence 2024 年預測，CPO 埠市場 2028 年約 6 億美元，到 2033 年可達 30 億美元。448G SerDes 有望成為 CPO 主打介面，帶來附加 IP 和晶片價值。
上述資料均標明出處及年份，供讀者判斷規模量級。
10. 玩家對比
（以下進度基於公開資料，截至 2025 年 4 月）
| 公司 | 當前224G SerDes 狀態 | 448G 研發 / 路線圖 | 主要製造節點 | 備註 |
|---|---|---|---|---|
| Broadcom | 已量產，應用在 Tomahawk 6、定製 ASIC | 內部路線圖顯示 400 Gbps/lane 目標，2026+ | 3nm/ 未來 2nm | 自用為主，極少外售 IP |
| Marvell | 5nm 224G 量產，3nm 版本驗證中 | 宣佈 448G 架構研究，預計 2026 年提供評估 | 3nm | 同時提供 DSP、FEC 一體化方案 |
| Synopsys | DesignWare 224G on TSMC N3E，2024 年客戶匯入 | 新聞稿中提及模組化架構可擴充套件到 448G | TSMC 3nm | 與 PCIe 6.0/7.0 PHY 協同 |
| Cadence | 224G-LR SerDes IP，2024 年流片 | 技術白皮書分析 448G PAM-8 效能 | TSMC N3E | 廣泛用於交換器、AI 晶片 |
| Alphawave Semi | 3nm ZeusCORE X 224G 已釋出 | 112 Gbaud PAM-8 448G 測試架構公佈，2024 年客戶驗證 | TSMC 3nm | 獨立 IP 供應商，先行演示 |
| Rambus | PCIe 6.0/7.0 相關 128 GT/s SerDes | 未明確宣佈 448G 獨立產品線 | 先進節點 | 聚焦記憶體和 CXL 介面 |
競爭重點在於調變方式選擇、功耗/面積等效、FEC 協同以及和 CPO 的耦合效率。目前沒有廠商能聲稱量產級 448G SerDes。
11. 風險
- 物理極限風險：224 Gbaud 訊號在釐米級銅線上幾乎不可控，PAM-8 的訊雜比餘量極少，可能導致 448G 無法達到足夠的無障礙執行良率。
- 標準分裂：業界可能分成 PAM-4 224 Gbaud 和 PAM-8 112 Gbaud 兩大陣營，互不打通，造成市場碎片化。
- CPO 替代弱化電 SerDes：若 CPO 推動全光交換和光子互聯，部分板級銅 SerDes 需求可能轉向光路，但晶片內 die-to-die 仍需短距電 SerDes，風險有限但值得觀察。
- 良率與成本：3nm/2nm 工藝流片成本暴漲，448G IP 的驗證和整合將消耗鉅額研發，僅少數頭部公司可負擔，可能推遲通用化的時間表。
- 地緣政治：高效能 SerDes IP 和技術屬於受限出口管控範圍，中國晶片設計公司獲取先進工藝和 IP 的路徑受限，影響國內 AI 晶片的互聯能力供給。
- 功耗牆：即使控制在 5 pJ/bit，當交換器晶片內集成了上百通道，總 SerDes 功耗仍可達 300 W 以上，疊加計算功耗使散熱系統難以承受。
12. 誤讀糾偏
- “448G SerDes 就是 224G 的簡單升級”：錯。調變階數提升或符號速率翻倍都使鏈路預算非線性惡化，需要重新設計整個模擬前端、DSP 和 FEC，模擬頻寬要求可能超出當前封裝能力。
- “IEEE 已經有 448G 標準”：不準確。截至 2025 年 4 月，IEEE 只定義了 200 Gbps/lane 電介面（P802.3dj），400 Gbps/lane 尚未啟動正式專案。448G SerDes 常被用來描述此類未來 400 Gbps/lane 所需的原始位元率（含 FEC 開銷）。
- “帶 CPO 就不需要 448G SerDes”：CPO 只是移除長銅線，電-光轉換依然需要 SerDes 驅動光調變器。448G SerDes 與 CPO 並非替代，而是協同。
- “448G 只用於遠距離”：實際上最急迫的應用場景是晶片間（die-to-die）和板內高密度互聯。距離越短越容易實現，448G 最先可能在 multichip module 內實現量產。
- “2025 年就可以買到 448G 交換器”：目前最快的時間線是 2026 年底 IP 準備就緒，2027 年晶片流片，2028 年交換器系統產品送樣。過早的宣傳多為原型或實驗室演示。
13. 最新事件
- 2024 年 3 月，Alphawave Semi 發表：在 OFC 2024 上，公司首次展示了基於 3nm 的 112 Gbaud PAM-8 448G 架構，並公告該技術進入早期客戶評估。
- 2024 年 9 月，IPnest 年度報告：確認 112G/224G SerDes IP 市場強勁增長，並首次在路線圖中納入 448G 分類，預測 2028 年後為 IP 供應商帶來營收增量。
- 2024 年 11 月，IEEE P802.3dj 批准 D2.0 草案：定義 200 Gbps/lane 物理層。Broadcom 等廠商雖然在會議上討論 400 Gbps/lane 目標，但未形成標準。
- 2024 年 12 月，台積電歐洲技術論壇：詳細介紹了針對 3nm 的 ultra-high-speed SerDes 版面配置建議，涵蓋 224G 和未來 448G 的模板，預示代工廠對此的積極準備。
- 2025 年 2 月，Synopsys 使用者大會：公司演示了其 448G-ready 架構，公佈與早期超算夥伴合作評估 PAM-8 鏈路，強調可複用已敲定的 224G 電路 IP。
- 2025 年 3 月，OFC 2025：未出現商用 448G 光模組，但多家測量廠商展出適用 220 GHz 以上頻寬的測試裝置，間接揭示產業界對這一代技術的押注。
（以上事件均基於公司新聞稿及行業會議公開內容，截至 2025 年 4 月。）
14. 追蹤指標
- 標準進展：關注 OIF 是否立項 CEI-448G；IEEE 400G/lane 研究組是否在 2025 或 2026 年啟動。
- IP 首次客戶 tape-out：一旦 Synopsys 或 Alphawave 宣佈“首顆含 448G SerDes 的客戶晶片流片”，即為關鍵里程碑。
- 交換器晶片代次：Broadcom 下一代 Tomahawk 路線圖（Tomahawk 7）或 Marvell Teralynx 的 102.4T 後產品是否支援 400 Gbps/lane 電介面。
- AI lab 自研晶片選擇：如 Google 的 TPU v6、Amazon Trainium3 等是否選用 448G 介面，這決定大規模部署的起點。
- CPO 產品釋出：如 Intel FCI 或 Ayar Labs 的 448G 光學引擎進入系統驗證，標誌產業協作到位。
- 測試裝置可用性：如 Keysight 推出 256 GS/s 誤碼儀、110 GHz+ 探頭等，反映生態的工程就緒程度。
- 工藝良率：台積電 3nm 及後續 2nm 的模擬特性、CoWoS-L interposer 的高頻良率資料。
15. 信源
- OIF: Optical Internetworking Forum，關於電介面 CEI 的討論和路線圖（https://www.oiforum.com）
- IEEE P802.3dj Task Force: Ethernet 200 Gb/s per lane 標準（https://www.ieee802.org/3/dj/）
- IPnest: “SerDes IP Market Report 2024”，(www.ipnest.com)
- LightCounting: 高速乙太網路交換晶片和光模組市場季度報告（2024）
- Yole Intelligence: “Co-Packaged Optics 2024” 報告
- 各公司新聞頁：Alphawave Semi、Broadcom、Marvell、Synopsys、