56G SerDes

3 秒看懂

56G SerDes 是以 56 Gbps 线速率运行的高速串行解串器（Serializer/Deserializer），是现代数据中心交换机、AI服务器互联和通信基础设施中实现高速、低延迟数据传输的核心物理层（PHY）引擎。它构成了AI算力网络内部数据流动的“血管壁”和“神经系统”。

3 分钟产业解释

在AI大模型时代，数据中心内部需要处理和交换的数据量呈指数级增长。从单个GPU/加速卡到整个集群，海量数据（模型参数、激活值、梯度）的吞吐能力直接决定了AI训练和推理的效率。56G SerDes正是承载这一数据洪流的关键技术。

• 核心角色：SerDes芯片（或IP核）被集成在网络交换芯片（Switch ASIC）、AI加速器（如GPU/NPU）、网卡（NIC）以及光模块中。它将芯片内部的并行数据“打包”成高速串行比特流（串行化），通过PCB走线、铜缆或光纤进行传输，然后在接收端再“解包”还原成并行数据（解串化）。
• 速率意义：“56G”指的是每对差分信号线（lane）的线速率（Line Rate）可达56 Gbps。更高的单通道速率意味着在同等物理空间（如一个交换机端口）内，可以传输更多数据，或者使用更少的通道数达到同样的总带宽，从而降低功耗、成本和复杂度。
• 技术背景：56G SerDes通常采用PAM4（四级脉冲幅度调制） 编码技术，而非传统的NRZ编码。PAM4在每个符号（Symbol）中传输2比特信息，从而在相同的信号频率（波特率）下将数据速率翻倍。这是实现56Gbps及以上高速率的关键。

简言之，没有高性能的SerDes，再强的计算芯片也是一堆“数据孤岛”。56G SerDes是构建万卡乃至十万卡AI算力集群通信底座的基础砖石。

15 分钟专家深入

56G SerDes处于产业链的“技术咽喉”位置，其性能直接决定了网络设备和算力单元的互联上限。深入来看，它不仅仅是一个物理接口，更是一个涉及精密模拟电路、高速数字信号处理（DSP）和复杂算法的系统级IP。

• 编码与调制：如前所述，56G SerDes普遍采用PAM4。与NRZ相比，PAM4的眼图（Eye Diagram）更小，对噪声和干扰更敏感，因此对接收端的均衡器（Equalizer）性能要求极高。这需要依赖数字信号处理（DSP） 技术进行信道补偿。
• 功耗挑战：传输速率翻倍，但信号完整性问题呈非线性增长，纠错、均衡等复杂算法导致SerDes的功耗密度急剧上升。56G SerDes的能效比（单位数据传输所需功耗，通常以pJ/bit或mW/Gbps衡量）是衡量其先进性的关键指标，也是各厂商（如Marvell, Broadcom）竞争的焦点。
• 应用场景分级：56G SerDes并非单一技术，而是根据不同传输距离和介质有一系列变体，通常标准化于IEEE 802.3和OIF（光互联网论坛） 标准中：
  • Very Short Reach (VSR)：用于芯片到芯片（Die-to-Die）、芯片到模块（Die-to-Package）的极短距离互联，通常采用超高速PCB走线。
  • Medium Reach (MR) 和 Long Reach (LR)：用于芯片到连接器、PCB背板、以及通过铜缆或有源光缆（AOC）的较长距离传输，是交换机和服务器板卡上的主流接口。
  • Extra Long Reach (ELR)：通过硅光技术或直接驱动光器件，实现更长距离的传输，用于数据中心互连（DCI）。
• 与先进封装协同：在“后摩尔时代”，通过2.5D/3D先进封装（如CoWoS、InFO、UCIe）将多个芯片（计算、内存、I/O）集成在一起时，芯片间（Inter-die）的极高带宽互联通常依赖于高速SerDes技术，但在先进封装（如CoWoS）中，UCIe等标准主要采用高带宽并行接口，SerDes更多用于标准封装下的长距离互联。

技术原理

56G SerDes的核心工作原理如下图所示，其关键在于接收端强大的信号恢复能力。

      发送端 (TX)                                 接收端 (RX)
+-----------------+                           +-----------------+
|  并行数据输入    |                           |  并行数据输出    |
| (e.g., 64-bit)  |                           | (e.g., 64-bit)  |
+-----------------+                           +-----------------+
        |                                           ^
        | (并行总线)                                  | (并行总线)
        v                                           |
+-----------------+                           +-----------------+
|     串行器       |                           |     解串器       |
| (Serializer)    |                           | (Deserializer)  |
+-----------------+                           +-----------------+
        |                                           ^
        |                                           |
        v                                           |
+-----------------+   物理信道       +-----------------+
|   驱动器        |================>|   接收放大器     |
| (Driver)       | (PCB/电缆/光纤) | (Receiver Amp)  |
+-----------------+                  +-----------------+
                                          |
                                          v
+-----------------+                  +-----------------+
|   预加重/去加重  |                  |   CTLE           | (连续时间线性均衡)
| (Pre/De-emphasis)|                  |                  |
+-----------------+                  +-----------------+
                                          |
                                          v
                                    +-----------------+
                                    |   判决反馈均衡   | (Decision Feedback EQ)
                                    |   (DFE)         |
                                    +-----------------+
                                          |
                                          v
                                    +-----------------+
                                    |   时钟数据恢复   |
                                    |   (CDR)         |
                                    +-----------------+
                                          |
                                          v
                                    +-----------------+
                                    |   解串/解码      |
                                    | (PAM4 Decode)   |
                                    +-----------------+
                                          |
                                          v
                                    +-----------------+
                                    |  (并行数据输出)   |
                                    +-----------------+

关键技术环节说明：

1. PAM4编码：将2比特数据映射到一个电压电平（四级：-3, -1, +1, +3），实现频谱效率翻倍。
2. 均衡：
   • 发送端预加重/去加重：预先增强高频分量，以补偿信道损耗。
   • 接收端CTLE：模拟域均衡，初步恢复信号。
   • 接收端DFE：数字域均衡，利用已判决的符号来消除后续符号的码间干扰（ISI），是克服高速信道损耗的核心。
3. CDR（Clock and Data Recovery）：从杂乱的接收信号中提取出同步时钟，并用此时钟对数据进行最佳采样。
4. 前向纠错（FEC）：在更高速率（如112G）和更长距离中成为标配，通过增加冗余码来纠错，保证误码率（BER）达标。56G SerDes中是否采用FEC取决于具体应用和距离要求。

技术演进史

SerDes的速率演进遵循着“更高的带宽，更低的单位功耗”的路径。

• 28G NRZ时代：约2014-2018年主流，是100G网络的基础。采用NRZ编码，技术相对成熟。
• 56G PAM4时代：约2019年开始部署，是400G/800G网络的关键推动技术。PAM4编码的引入是重大转折，对DSP和工艺制程提出更高要求。
• 112G PAM4时代：当前的前沿与主流，用于800G光模块及网络设备。速率再翻倍，信道损耗和功耗问题更严峻，硅光、CPO（共封装光学） 等技术加速发展。
• 224G PAM4方向：研发中，指向1.6T及更远未来，编码和材料体系可能再次变革。

56G是PAM4时代真正打开产业大门的“第一代”成熟技术，它验证了PAM4在高速网络中的可行性，并为112G铺平了道路。

技术路线对比

上下游

• 上游：
  • EDA工具与IP核：Synopsys, Cadence 提供SerDes设计和验证的全流程工具及经过硅验证的IP核。厂商也可自研。
  • 半导体材料与设备：高性能衬底、高精度测试设备等。
• 中游：
  • 网络交换芯片厂商：Broadcom (Memory, Switch), Marvell, Cisco (Silicon One), Intel, NVIDIA (Spectrum) 等，其交换芯片内集成了大规模56G/112G SerDes阵列。
  • AI芯片厂商：NVIDIA (GPU), AMD, Intel, 及各类AI芯片公司，在GPU和加速器中集成高速SerDes用于高速互联（如NVLink, Infinity Fabric）。
  • 光模块/光引擎厂商：中际旭创、新易盛、Coherent, Lumentum等，将电信号转换为光信号，是SerDes的“最后一公里”实现者。
• 下游：
  • 数据中心与云计算服务商：Google, Meta, 微软Azure, 阿里云， AWS等，是最终需求方和前沿技术的推动者。
  • 电信运营商：用于5G前传、中传网络。
  • 企业网：数据中心内部交换。

关键指标

1. 数据速率：56 Gbps（每通道）。
2. 误码率：通常要求低于10⁻¹⁵，通过FEC进一步降低。
3. 功耗效率：单位数据传输功耗，单位为 pJ/bit 或 mW/Gbps。越低越好。
4. 传输距离：按应用划分（VSR/MR/LR/ELR），从数毫米到数公里。
5. 信号完整性参数：眼图高度/宽度、抖动、信噪比等。

供需与市场数据

• 需求驱动：AI算力需求爆发是核心引擎。训练万卡集群所需的高性能网络（通常为400G/800G）直接拉动对56G/112G SerDes及配套交换芯片、光模块的需求。全球范围内超大规模数据中心的资本开支（Capex）持续增长是市场晴雨表。[行业报告]
• 供给格局：上游IP和芯片市场高度集中，由Broadcom、Marvell等少数巨头主导。光模块市场竞争相对激烈，中国厂商份额快速提升。[厂商财报/供应链估算]
• 市场数据：具体单一技术的市场规模数据难以精确获取。但可参考关联市场：2023-2024年全球400G及以上高速光模块市场预计年增长率超过50%。[行业报告估算]

代表公司与资本映射

• IP与芯片设计龙头：
  • 博通 (Broadcom, AVGO)：高端交换芯片和PHY芯片的绝对领导者，拥有自研的SerDes技术。
  • 美满电子 (Marvell, MRVL)：在定制ASIC和网络芯片领域实力强劲，SerDes技术是其核心优势之一。
  • 新思科技 (Synopsys, SNPS)、楷登电子 (Cadence, CDNS)：作为“卖铲人”，通过提供高质量的SerDes IP核受益于整个产业的技术升级。
• 光互联厂商：
  • 中际旭创 (300308.SZ)、新易盛 (300502.SZ)：全球领先的高速光模块供应商，是56G/112G技术落地的关键一环。
  • Coherent (COHR), Lumentum (LITE)：在光芯片和高端光模块领域有深厚技术积累。
• 终端应用巨头：
  • 英伟达 (NVIDIA, NVDA)：其GPU（通过NVLink）和网络平台（Spectrum-4）是56G/112G SerDes的最大应用场景之一。
  • 超大规模厂商：自研芯片（如Google TPU, AWS Graviton/Inferentia）中也集成了高速SerDes。

投资逻辑

1. 算力基础设施确定性：无论AI模型如何演进，底层物理网络的高速、低延迟互联是刚性需求，SerDes是技术基石。
2. 技术迭代周期：从56G向112G乃至224G的演进将持续拉动每一代网络设备和芯片的升级换代，带来持续的增量需求。
3. “卖铲子”逻辑：关注上游IP和芯片设计公司（如Marvell），以及下游关键连接组件（光模块）供应商。它们是技术升级最直接、最确定的受益者。
4. 国产替代机遇：在中美科技竞争背景下，国内网络设备商和光模块厂商对国产高速SerDes IP和交换芯片有潜在需求。

常见误读纠偏

• 误读1：“56G SerDes就是56Gbps的速率”
  • 纠偏：不完全准确。这里的56G通常指的是线速率（数据速率），而非波特率（符号率）。由于采用PAM4编码（每符号2比特），波特率为28 Gbaud，但线速率是56 Gbps。且还需要考虑前向纠错（FEC）开销、编码冗余等，其实际有效数据吞吐率（Goodput）会低于标称线速率。在不使用FEC的情况下，采用典型编码（如64B/66B），净荷效率约97%，即使有少量物理层开销也在90%以上，不会低至80%；使用FEC后，会进一步降低，但保障了可靠性。
• 误读2：“只要用了56G SerDes，设备就能达到400G/800G带宽”
  • 纠偏：带宽是多个SerDes通道（lane）聚合的结果。例如，一个400G接口可能由8路56G SerDes通道组成（8x56G≈448G，经编码后约400G）。因此，单个SerDes的速率是基础，但最终端口带宽取决于通道数量和聚合技术。
• 误读3：“SerDes只是个简单的物理接口，技术含量不高”
  • 纠偏：大错特错。56G及以上速率的SerDes是模拟与数字电路设计的巅峰挑战之一。它集成了高速ADC/DAC、复杂的模拟前端、精密的时钟系统和强大的数字信号处理算法，对工艺、设计和验证的要求极高。其IP授权费用和技术壁垒都非常高。

学习路径

1. 入门：理解什么是SerDes、其在系统中的作用。阅读技术博客和科普文章。
2. 基础：学习NRZ与PAM4编码的区别，了解信号完整性（SI）基本概念，如损耗、反射、串扰。
3. 深入：研究IEEE 802.3相关标准（如802.3bs/cd），学习均衡（CTLE, DFE）、CDR、FEC等关键技术原理。可阅读Synopsys/Marvell等公司的技术白皮书。
4. 前沿：关注OIF的CEI（Common Electrical Interface）标准，了解112G、224G的最新进展以及CPO等前沿技术。

一句话总结

56G SerDes 是采用PAM4编码、实现每通道56 Gbps数据传输的高速串行解串器，它是当前构建400G/800G数据中心和AI算力集群网络互连的关键物理层技术基石，其性能直接决定了算力的扩展边界。

延伸阅读与来源

1. 标准组织：
   • IEEE 802.3 Ethernet Working Group: https://www.ieee802.org/3/
   • Optical Internetworking Forum (OIF): https://www.oiforum.com/
2. 行业分析：
   • LightCounting: 光模块与高速互连市场报告。
   • Dell’Oro Group: 数据中心交换与光传输市场报告。
   • Yole Intelligence: 先进封装与芯片到芯片互连报告。
3. 技术资料：
   • Synopsys, Marvell, Broadcom等公司官网的技术博客与白皮书。
   • 会议论文与技术期刊：如IEEE Journal of Solid-State Circuits (JSSC) 中关于高速有线收发器的论文。
4. 财务与市场数据：
   • 上述相关公司的年度报告（Annual Report）、季度财报（Earnings Call）及投资者演示文稿。