56G SerDes
3 秒看懂
56G SerDes 是以 56 Gbps 線速率執行的高速序列解串器（Serializer/Deserializer），是現代資料中心交換器、AI伺服器互聯和通訊基礎設施中實現高速、低延遲資料傳輸的核心物理層（PHY）引擎。它構成了AI算力網路內部資料流動的“血管壁”和“神經系統”。
3 分鐘產業解釋
在AI大型模型時代，資料中心內部需要處理和交換的資料量呈指數級增長。從單個GPU/加速卡到整個叢集，海量資料（模型引數、啟用值、梯度）的吞吐能力直接決定了AI訓練和推論的效率。56G SerDes正是承載這一資料洪流的關鍵技術。
- 核心角色：SerDes晶片（或IP核）被整合在網路交換晶片（Switch ASIC）、AI加速器（如GPU/NPU）、網絡卡（NIC）以及光模組中。它將晶片內部的並行資料“打包”成高速序列位元流（序列化），通過PCB走線、銅纜或光纖進行傳輸，然後在接收端再“解包”還原成並行資料（解串化）。
- 速率意義：“56G”指的是每對差分訊號線（lane）的線速率（Line Rate）可達56 Gbps。更高的單通道速率意味著在同等物理空間（如一個交換器埠）內，可以傳輸更多資料，或者使用更少的通道數達到同樣的總頻寬，從而降低功耗、成本和複雜度。
- 技術背景：56G SerDes通常採用PAM4（四級脈衝幅度調變） 編碼技術，而非傳統的NRZ編碼。PAM4在每個符號（Symbol）中傳輸2位元資訊，從而在相同的訊號頻率（波特率）下將資料速率翻倍。這是實現56Gbps及以上高速率的關鍵。
簡言之，沒有高效能的SerDes，再強的計算晶片也是一堆“資料孤島”。56G SerDes是建置萬卡乃至十萬卡AI算力叢集通訊底座的基礎磚石。
15 分鐘專家深入
56G SerDes處於產業鏈的“技術咽喉”位置，其效能直接決定了網路裝置和算力單元的互聯上限。深入來看，它不僅僅是一個物理介面，更是一個涉及精密類比電路、高速數字訊號處理（DSP）和複雜演算法的系統級IP。
- 編碼與調變：如前所述，56G SerDes普遍採用PAM4。與NRZ相比，PAM4的眼圖（Eye Diagram）更小，對噪聲和干擾更敏感，因此對接收端的均衡器（Equalizer）效能要求極高。這需要依賴數字訊號處理（DSP） 技術進行通道補償。
- 功耗挑戰：傳輸速率翻倍，但訊號完整性問題呈非線性增長，糾錯、均衡等複雜演算法導致SerDes的功耗密度急劇上升。56G SerDes的能效比（單位資料傳輸所需功耗，通常以pJ/bit或mW/Gbps衡量）是衡量其先進性的關鍵指標，也是各廠商（如Marvell, Broadcom）競爭的焦點。
- 應用場景分級：56G SerDes並非單一技術，而是根據不同傳輸距離和介質有一系列變體，通常標準化於IEEE 802.3和OIF（光網際網路論壇） 標準中：
- Very Short Reach (VSR)：用於晶片到晶片（Die-to-Die）、晶片到模組（Die-to-Package）的極短距離互聯，通常採用超高速PCB走線。
- Medium Reach (MR) 和 Long Reach (LR)：用於晶片到聯結器、PCB背板、以及通過銅纜或有源光纜（AOC）的較長距離傳輸，是交換器和伺服器板卡上的主流介面。
- Extra Long Reach (ELR)：通過矽光技術或直接驅動光器件，實現更長距離的傳輸，用於資料中心互連（DCI）。
- 與先進封裝協同：在“後摩爾時代”，通過2.5D/3D先進封裝（如CoWoS、InFO、UCIe）將多個晶片（計算、記憶體、I/O）整合在一起時，晶片間（Inter-die）的極高頻寬互聯通常依賴於高速SerDes技術，但在先進封裝（如CoWoS）中，UCIe等標準主要採用高頻寬並行介面，SerDes更多用於標準封裝下的長距離互聯。
技術原理
56G SerDes的核心工作原理如下圖所示，其關鍵在於接收端強大的訊號恢復能力。
傳送端 (TX) 接收端 (RX)
+-----------------+ +-----------------+
| 並行資料輸入 | | 並行資料輸出 |
| (e.g., 64-bit) | | (e.g., 64-bit) |
+-----------------+ +-----------------+
| ^
| (並行匯流排) | (並行匯流排)
v |
+-----------------+ +-----------------+
| 序列器 | | 解串器 |
| (Serializer) | | (Deserializer) |
+-----------------+ +-----------------+
| ^
| |
v |
+-----------------+ 物理通道 +-----------------+
| 驅動器 |================>| 接收放大器 |
| (Driver) | (PCB/電纜/光纖) | (Receiver Amp) |
+-----------------+ +-----------------+
|
v
+-----------------+ +-----------------+
| 預加重/去加重 | | CTLE | (連續時間線性均衡)
| (Pre/De-emphasis)| | |
+-----------------+ +-----------------+
|
v
+-----------------+
| 判決反饋均衡 | (Decision Feedback EQ)
| (DFE) |
+-----------------+
|
v
+-----------------+
| 時鐘資料恢復 |
| (CDR) |
+-----------------+
|
v
+-----------------+
| 解串/解碼 |
| (PAM4 Decode) |
+-----------------+
|
v
+-----------------+
| (並行資料輸出) |
+-----------------+關鍵技術環節說明：
- PAM4編碼：將2位元資料對映到一個電壓電平（四級：-3, -1, +1, +3），實現頻譜效率翻倍。
- 均衡：
- 傳送端預加重/去加重：預先增強高頻分量，以補償通道損耗。
- 接收端CTLE：模擬域均衡，初步恢復訊號。
- 接收端DFE：數字域均衡，利用已判決的符號來消除後續符號的碼間干擾（ISI），是克服高速通道損耗的核心。
- CDR（Clock and Data Recovery）：從雜亂的接收訊號中提取出同步時鐘，並用此時鐘對資料進行最佳取樣。
- 前向糾錯（FEC）：在更高速率（如112G）和更長距離中成為標配，通過增加冗餘碼來糾錯，保證誤位元速率（BER）達標。56G SerDes中是否採用FEC取決於具體應用和距離要求。
技術演進史
SerDes的速率演進遵循著“更高的頻寬，更低的單位功耗”的路徑。
- 28G NRZ時代：約2014-2018年主流，是100G網路的基礎。採用NRZ編碼，技術相對成熟。
- 56G PAM4時代：約2019年開始部署，是400G/800G網路的關鍵推動技術。PAM4編碼的引入是重大轉折，對DSP和工藝製程提出更高要求。
- 112G PAM4時代：當前的前沿與主流，用於800G光模組及網路裝置。速率再翻倍，通道損耗和功耗問題更嚴峻，矽光、CPO（共封裝光學） 等技術加速發展。
- 224G PAM4方向：研發中，指向1.6T及更遠未來，編碼和材料體系可能再次變革。
56G是PAM4時代真正開啟產業大門的“第一代”成熟技術，它驗證了PAM4在高速網路中的可行性，併為112G鋪平了道路。
技術路線對比
| 特性維度 | 56G SerDes (PAM4) | 28G SerDes (NRZ) | 112G SerDes (PAM4) | 並行介面 (如UCIe) |
|---|---|---|---|---|
| 典型線速率 | ~56 Gbps [估算] | ~28 Gbps [估算] | ~112 Gbps [估算] | 可變，總頻寬極高 |
| 編碼方式 | PAM4 | NRZ | PAM4 | 低壓差分訊號(LVDS)等 |
| 主要優勢 | 速率/能效比好，生態成熟 | 技術簡單，成本低，相容性好 | 速率極高，面向未來 | 超短距超低延遲，頻寬密度巨大 |
| 主要挑戰 | 訊號完整性複雜，功耗較高 | 速率瓶頸明顯 | 功耗和通道損耗問題極其嚴峻 | 距離極短，需先進封裝 |
| 關鍵應用 | 當前主流交換器、AI伺服器、800G模組 | 存量裝置、部分低端裝置 | 新一代1.6T網路、高階AI叢集 | 晶片內/晶片間（如CPU與HBM）互聯 |
| 工藝需求 | 先進製程（如7nm/5nm）[廠商技術路線] | 成熟製程（如16nm/12nm） | 最先進製程（5nm/3nm）[廠商技術路線] | 與邏輯晶片工藝相同 |
| 生態成熟度 | 非常高 | 高 | 快速成長中 | 快速發展中 |
上下游
- 上游：
- EDA工具與IP核：Synopsys, Cadence 提供SerDes設計和驗證的全流程工具及經過矽驗證的IP核。廠商也可自研。
- 半導體材料與裝置：高效能襯底、高精度測試裝置等。
- 中游：
- 網路交換晶片廠商：Broadcom (Memory, Switch), Marvell, Cisco (Silicon One), Intel, NVIDIA (Spectrum) 等，其交換晶片內集成了大規模56G/112G SerDes陣列。
- AI晶片廠商：NVIDIA (GPU), AMD, Intel, 及各類AI晶片公司，在GPU和加速器中整合高速SerDes用於高速互聯（如NVLink, Infinity Fabric）。
- 光模組/光引擎廠商：中際旭創、新易盛、Coherent, Lumentum等，將電訊號轉換為光訊號，是SerDes的“最後一公里”實現者。
- 下游：
- 資料中心與雲端運算服務商：Google, Meta, 微軟Azure, 阿里雲端， AWS等，是最終需求方和前沿技術的推動者。
- 電信運營商：用於5G前傳、中傳網路。
- 企業網：資料中心內部交換。
關鍵指標
- 資料速率：56 Gbps（每通道）。
- 誤位元速率：通常要求低於10⁻¹⁵，通過FEC進一步降低。
- 功耗效率：單位資料傳輸功耗，單位為 pJ/bit 或 mW/Gbps。越低越好。
- 傳輸距離：按應用劃分（VSR/MR/LR/ELR），從數毫米到數公里。
- 訊號完整性引數：眼圖高度/寬度、抖動、訊雜比等。
供需與市場資料
- 需求驅動：AI算力需求爆發是核心引擎。訓練萬卡叢集所需的高效能網路（通常為400G/800G）直接拉動對56G/112G SerDes及配套交換晶片、光模組的需求。全球範圍內超大規模資料中心的資本支出（Capex）持續增長是市場晴雨表。[行業報告]
- 供給格局：上游IP和晶片市場高度集中，由Broadcom、Marvell等少數巨頭主導。光模組市場競爭相對激烈，中國廠商份額快速提升。[廠商財報/供應鏈估算]
- 市場資料：具體單一技術的市場規模資料難以精確獲取。但可參考關聯市場：2023-2024年全球400G及以上高速光模組市場預計年增長率超過50%。[行業報告估算]
代表公司與資本對映
- IP與晶片設計龍頭：
- 博通 (Broadcom, AVGO)：高階交換晶片和PHY晶片的絕對領導者，擁有自研的SerDes技術。
- 美滿電子 (Marvell, MRVL)：在定製ASIC和網路晶片領域實力強勁，SerDes技術是其核心優勢之一。
- 新思科技 (Synopsys, SNPS)、益華電腦 (Cadence, CDNS)：作為“賣鏟人”，通過提供高質量的SerDes IP核受益於整個產業的技術升級。
- 光互聯廠商：
- 中際旭創 (300308.SZ)、新易盛 (300502.SZ)：全球領先的高速光模組供應商，是56G/112G技術落地的關鍵一環。
- Coherent (COHR), Lumentum (LITE)：在光晶片和高階光模組領域有深厚技術積累。
- 終端應用巨頭：
- 輝達 (NVIDIA, NVDA)：其GPU（通過NVLink）和網路平台（Spectrum-4）是56G/112G SerDes的最大應用場景之一。
- 超大規模廠商：自研晶片（如Google TPU, AWS Graviton/Inferentia）中也集成了高速SerDes。
投資邏輯
- 算力基礎設施確定性：無論AI模型如何演進，底層物理網路的高速、低延遲互聯是剛性需求，SerDes是技術基石。
- 技術迭代週期：從56G向112G乃至224G的演進將持續拉動每一代網路裝置和晶片的升級換代，帶來持續的增量需求。
- “賣鏟子”邏輯：關注上游IP和晶片設計公司（如Marvell），以及下游關鍵連線元件（光模組）供應商。它們是技術升級最直接、最確定的受益者。
- 國產替代機遇：在中美科技競爭背景下，國內網路裝置商和光模組廠商對國產高速SerDes IP和交換晶片有潛在需求。
常見誤讀糾偏
- 誤讀1：“56G SerDes就是56Gbps的速率”
- 糾偏：不完全準確。這裡的56G通常指的是線速率（資料速率），而非波特率（符號率）。由於採用PAM4編碼（每符號2位元），波特率為28 Gbaud，但線速率是56 Gbps。且還需要考慮前向糾錯（FEC）開銷、編碼冗餘等，其實際有效資料吞吐率（Goodput）會低於標稱線速率。在不使用FEC的情況下，採用典型編碼（如64B/66B），淨荷效率約97%，即使有少量物理層開銷也在90%以上，不會低至80%；使用FEC後，會進一步降低，但保障了可靠性。
- 誤讀2：“只要用了56G SerDes，裝置就能達到400G/800G頻寬”
- 糾偏：頻寬是多個SerDes通道（lane）聚合的結果。例如，一個400G介面可能由8路56G SerDes通道組成（8x56G≈448G，經編碼後約400G）。因此，單個SerDes的速率是基礎，但最終埠頻寬取決於通道數量和聚合技術。
- 誤讀3：“SerDes只是個簡單的物理介面，技術含量不高”
- 糾偏：大錯特錯。56G及以上速率的SerDes是模擬與數位電路設計的巔峰挑戰之一。它集成了高速ADC/DAC、複雜的模擬前端、精密的時鐘系統和強大的數字訊號處理演算法，對工藝、設計和驗證的要求極高。其IP授權費用和技術壁壘都非常高。
學習路徑
- 入門：理解什麼是SerDes、其在系統中的作用。閱讀技術部落格和科普文章。
- 基礎：學習NRZ與PAM4編碼的區別，瞭解訊號完整性（SI）基本概念，如損耗、反射、串擾。
- 深入：研究IEEE 802.3相關標準（如802.3bs/cd），學習均衡（CTLE, DFE）、CDR、FEC等關鍵技術原理。可閱讀Synopsys/Marvell等公司的技術白皮書。
- 前沿：關注OIF的CEI（Common Electrical Interface）標準，瞭解112G、224G的最新進展以及CPO等前沿技術。
一句話總結
56G SerDes 是採用PAM4編碼、實現每通道56 Gbps資料傳輸的高速序列解串器，它是當前建置400G/800G資料中心和AI算力叢集網路互連的關鍵物理層技術基石，其效能直接決定了算力的擴充套件邊界。
延伸閱讀與來源
- 標準組織：
- IEEE 802.3 Ethernet Working Group: https://www.ieee802.org/3/
- Optical Internetworking Forum (OIF): https://www.oiforum.com/
- 行業分析：
- LightCounting: 光模組與高速互連市場報告。
- Dell’Oro Group: 資料中心交換與光傳輸市場報告。
- Yole Intelligence: 先進封裝與晶片到晶片互連報告。
- 技術資料：
- Synopsys, Marvell, Broadcom等公司官網的技術部落格與白皮書。
- 會議論文與技術期刊：如IEEE Journal of Solid-State Circuits (JSSC) 中關於高速有線收發器的論文。
- 財務與市場資料：
- 上述相關公司的年度報告（Annual Report）、季度財報（Earnings Call）及投資者簡報。