5nm
3 秒看懂
5nm（5纳米节点）是半导体制造工艺的一个技术世代，由台积电于2020年率先量产，三星随后跟进。它不是指晶体管某个物理尺寸恰好是5纳米，而是代表一代更密集、更高能效的芯片制造平台。5nm节点仍采用 FinFET 晶体管结构，通过引入 极紫外光刻（EUV） 等手段，将逻辑密度较上一代7nm提升约 1.8倍，在相同功耗下速度提升约 15%，相同速度下功耗降低约 30%（台积电官方数据）。这是目前绝大多数旗舰手机、高性能计算芯片的核心底座。
3 分钟产业解释
5nm是集成电路制造工艺演进的关键一代，它在“7nm”与“3nm”之间承上启下。商业上，台积电的 N5 工艺于2020年第二季度正式进入批量生产，首次大规模应用在苹果 A14 Bionic 处理器和 M1 芯片上。三星则在2020年底开始生产其 5LPE（Low Power Early）工艺，用于高通骁龙888等产品。该节点标志着极紫外光刻（EUV）从辅助角色走向核心舞台：台积电N5在关键层使用了多达十几层EUV，而7nm+仅少量尝试。这大幅减少了多重曝光次数，提高了生产效率和良率。
从器件结构上看，5nm仍沿袭FinFET（翅式场效应晶体管），但翅片高度加高、间距缩小，以获得更强的栅极控制力和驱动电流。该节点未转向GAA（全环绕栅极）——GAA要到台积电的N2或三星的3nm才会引入。因此，5nm被视作 FinFET的成熟巅峰，在性能、功耗、密度和成本间取得了至今仍具吸引力的平衡。在应用端，5nm是移动、PC、汽车辅助驾驶、云端AI推理芯片等高性能领域的首选平台之一。
15 分钟专家深入
进入专家视野，需要理解5nm节点的设计-工艺协同优化（DTCO）全貌。5nm不只是光刻进步，它在以下维度实现了系统性的缩放：标准单元高度降低、接触栅间距（CGP）微缩、金属互连层间距减小以及中段（MOL）接触的革新。
芯片背后有一套复杂的“设计规则”（design rule），它规定最小间距、最小面积等几何约束。据博客园《芯片工艺先进节点的知识》介绍，“5nm FinFET晶体管的核心立体结构……翅片的尺寸、间距直接决定晶体管开关速度与功耗，5nm工艺中翅间距（Fin Pitch）被适度缩小，以此提升单位面积内的晶体管密度”。这恰好点出5nm密度提升的一个核心驱动力——翅片间距的缩放。
在台积电N5中，CGP（Contacted Gate Pitch，接触栅间距）约51nm，Fin Pitch（翅片间距）约28nm（行业公开估算），相较N7的CGP 57nm、Fin Pitch约30nm，其中CGP缩放了约10%，Fin Pitch缩幅不大（约2nm）但并非完全未缩放。而实际逻辑密度的1.8倍提升，更多来自标准单元库的重新设计（比如更高的翅片、更窄的单元）和互连层的微缩。5nm还引入了高迁移率沟道技术（部分使用SiGe或应变硅），以及钴互连替代局部铜，以克服小尺寸下的电子迁徙和接触电阻问题。
EUV的规模化应用不仅减少了掩模步骤，也让某些关键层的二维图形保真度明显优于多次曝光。但仍有一些层需要浸没式光刻配合多重图案化，这使得5nm掩模组成本依然高企，总设计费用（包括IP、验证、流片）可达数亿美元，只有大客户能承受。
另一个值得注意的点是，三星5LPE 与台积电N5在密度与性能上有一定差距。行业普遍评估三星5nm的晶体管密度约在125 MTr/mm²级别，而台积电N5约在170 MTr/mm²以上（来源：WikiChip、TechInsights分析），这直接导致两家同代产品的功率/性能曲线出现分化，高通甚至曾因三星5LPE的能效问题而转向台积电。
技术原理：FinFET的巅峰缩放
5nm节点的技术本质，是如何在保持finFET结构的前提下继续缩小尺寸并提升性能。下面用加深的电路层面和工艺模块给出原理说明。
翅片晶体管的核心机制
FinFET把原本二维的导电沟道竖起来，形成一个薄的硅“翅片”（fin），栅极从三面包围翅片，从而获得更强的静电控制。5nm节点的翅片高度相对7nm有所增加（可达约50 nm以上），翅片宽度进一步减薄到几纳米。更高的翅片在相同投影面积内提供了更大的有效沟道宽度（Weff），从而驱动更大电流，实现更高的开关速度。
Gate (包围翅片)
________
/ \
/多边形栅极\
/____________\
| 翅片 (Fin) |
| 沟道方向 |
|____________|
Si衬底
（ASCII示意图：三面包围的栅极包裹着一个垂直的硅翅片，电流沿翅片侧面流动）
关键工艺模块与参数
- 翅片形成：通过侧墙转移（SADP或SAQP）定义出超细间距的翅片阵列。5nm的翅片间距约28nm，相较7nm的30nm微缩约2nm，缩幅不大，密度提升更多来自标准单元优化和接触栅间距微缩，但对刻蚀均匀性和侧壁垂直度仍有极高要求。
- EUV取代多重曝光：对于翅片切割、栅极图案化和部分通孔/金属层，使用13.5nm波长EUV，单次曝光替代过去需要两次甚至四次浸没式曝光加二次图案化的流程，减少层间对准误差。
- 高K金属栅（HKMG）：5nm延续高K介质（如HfO₂）与功函数金属层组合，通过对不同阈值电压的器件选用不同功函数金属堆叠，实现多Vt选项。
- 源漏外延与应变：在PMOS区域外延SiGe以引入压应力，增强空穴迁移率；NMOS可能使用Si:P或其它技术引入张应力。5nm还探索了栅极全线接触（Co） 改进，降低中段接触电阻。
- 互连微缩：底层金属间距缩小至约28～32nm，部分层采用钴帽或全钴方案以抗电迁徙，并引入气隙或低k介质以降低寄生电容。5nm包含多达十余层金属，每层都需在电阻-电容（RC）延迟和可靠性间折中。
与7nm的量化性能变化（台积电公布）
- 逻辑密度：约为7nm的1.8倍
- 同等功耗下频率提升：~15%
- 同等频率下功耗降低：~30%
- SRAM微缩比例相对较低（约0.6～0.7倍），这也是3nm甚至2nm面临的普遍挑战。
为什么没有切换到GAA
在5nm节点，GAA（纳米片）被评估为可提供更好的静电控制，但工艺复杂度、成本以及供应链成熟度不足。台积电通过延长FinFET的寿命，在N5、N4、N3上仍使用FinFET，显示FinFET优化尚有潜力。三星虽然率先在3nm转GAA，但其5nm依旧是FinFET。这就是说，5nm的重要性恰好在于它是FinFET最后几个大迭代中兼顾成熟度与性能的黄金节点。
技术演进史
- 2018年前后：台积电、三星各自启动5nm工艺定义，EUV产线开始装机。
- 2019年：台积电宣布完成5nm设计基础设施，开放PDK，苹果等早期客户开始流片。三星也发布5LPE PDK。
- 2020年Q2：台积电5nm（N5）进入量产，搭载于苹果A14（三季度发布iPad Air 4、iPhone 12）和后续的M1（Mac）。良率爬坡迅速。
- 2020年Q4：三星5LPE量产，用于高通骁龙888、Exynos 2100等。但与N5相比，性能功耗表现让部分客户不满。
- 2021年：台积电推出N5P（性能增强版），频率再提升5%、功耗再降10%；同时推出N4（后归为5nm家族优化版），作为其后5nm向3nm的过渡。联发科天玑系列、高通骁龙8 Gen 1（初期三星，后转台积电N4）等芯片纷至沓来。
- 2022-2023年：5nm家族持续扩大产能并用于汽车、AMD Zen 4的计算核心（CCD）等。同时，5nm成为“长节点”，衍生出汽车级和射频版本。
技术路线对比（量化表）
以下为台积电N5与三星5LPE就关键密度和性能指标的定性/半定量比较。具体数值多来源于TechInsights、WikiChip及部分公开资料估算。
| 指标 | 台积电 N5 | 三星 5LPE |
|---|---|---|
| 晶体管结构 | FinFET | FinFET |
| 逻辑密度（MTr/mm²） | ~170+ [行业估算] | ~125-135 [行业估算] |
| 接触栅间距（CGP, nm） | 约51 [行业估算] | 约54 [行业估算] |
| 翅片间距（nm） | 约28 [行业估算] | 约31 [行业估算] |
| 关键光刻技术 | EUV（10+层） + 浸没式多重图案 | EUV（部分层） + 浸没式多重图案 |
| 性能提升 vs 自家7nm (同功耗) | ~15% | ~10% |
| 功耗降低 vs 自家7nm (同速度) | ~30% | ~20% |
| 首次量产时间 | 2020 Q2 | 2020 Q4 |
| 代表产品 | A14/M1/骁龙8+ Gen1/天玑9000 | 骁龙888/Exynos 2100/Google Tensor G2 |
注：三星5LPE的具体数字为根据多家分析报告综合的定性估算；台积电逻辑密度1.8x提升基于台积电官方宣传。
上下游
上游
- 设备：ASML的EUV光刻机（NXE:3400C/D）是5nm的绝对核心，单台售价逾1.5亿美元；此外，应用材料、Lam Research、东京电子等提供刻蚀、沉积、量测设备。
- 材料：超纯硅晶圆、光刻胶（尤其是EUV化学放大胶和金属氧化物胶）、CMP浆料、前体气体、高K介质材料、钴靶材。EUV光刻胶对灵敏度、分辨率要求极高，是供应链瓶颈之一。
- IP/EDA：Cadence, Synopsys, Siemens EDA提供5nm标准单元库、PLL、高速SerDes等硬核IP；Arm为5nm定制了Cortex-A/X系列物理IP。
- 掩模制造：高精度EUV掩模板制造需要特殊的低缺陷多层膜，成本较浸没式掩模高出数倍。
下游
- 设计公司（Fabless）：苹果、高通、联发科、AMD、NVIDIA、英特尔（部分GPU模块）、特斯拉、谷歌、亚马逊等。
- 系统与应用：智能手机（旗舰AP）、平板、轻薄笔记本（如MacBook Air/Pro）、汽车ADAS/座舱芯片、数据中心AI加速器、网络处理器等。
- 封装与测试：5nm芯片通常搭配先进封装（InFO, CoWoS）以集成HBM或高密度互连。测试需要应对更细的凸块间距和更高I/O速率。
关键指标
- 晶体管密度：逻辑电路的百万晶体管/平方毫米（MTr/mm²）。5nm约1.7 亿个晶体管/mm²，而7nm约1亿个，是商业宣传的核心密度指标。
- 性能与功耗：通常以“同功耗频率升幅”和“同频率功耗降幅”衡量。5nm相对7nm分别提升
15%和降低30%。 - SRAM单元面积：5nm的高密度SRAM单元约0.025 μm²左右，但缩幅不及逻辑，导致SOC中SRAM占比面积并未等比减小。
- EUV层数与良率：良率爬坡速度决定成本竞争力。台积电N5从量产开始约一年内缺陷密度达到成熟水平（公开信息）。
- 设计费用：7nm到5nm的芯片设计成本平均增加近50%，一次性投入（NRE）可达3～5亿美元（IBS估算）。
供需与市场数据
- 5nm产能自2020年开启，至2023年仍是台积电第二大收入来源（仅次于7nm/6nm早期，后与3nm交叉），据台积电财报，2022年5nm占其营收约26%，2023年随着3nm上量，5nm占比提升至约33%，仍是核心。
- 三星5nm产能相对灵活，但面临客户转单和不佳能效口碑，部分客户（如高通）将旗舰平台转向台积电，致使三星5nm利用率波动。
- 需求端，智能手机旗舰AP和PC处理器（苹果M系列）是最大量用户。2023年后，AI服务器芯片、汽车芯片对5nm需求增加。
- 代工厂报价方面，一片5nm晶圆约17000美元以上（对比7nm约10000美元），毛利率极高。
代表公司与资本映射
| 类别 | 代表公司 | 角色与映射 |
|---|---|---|
| 代工 | 台积电（2330.TW / TSM） | 5nm最大赢家，独占苹果等大单；5nm家族推动营收与股价 |
| 代工 | 三星电子（005930.KS） | 5nm先发但口碑略逊，仍在争取NVIDIA等订单，并扩产 |
| 设备 | ASML（ASML.AS） | EUV光刻机独家，5nm放量拉升其EUV出货和单价 |
| 设计（手机） | 苹果（AAPL），高通（QCOM） | A/M系列芯片定义5nm性能标杆；骁龙系列高额采购 |
| 设计（HPC） | AMD（AMD），NVIDIA（NVDA） | Zen 4 CCD, 部分Arm服务器CPU；GPU目前多在4nm/5nm家族 |
| IP/EDA | Arm（已退市），Cadence（CDNS），Synopsys（SNPS） | 提供5nm关键IP和工具链，受益设计倍增 |
投资逻辑
- EUV渗透率逻辑：5nm EUV层数较多，相关设备（ASML）以及EUV光刻胶、掩模材料供应商持续受益。
- 代工双雄份额变迁：台积电凭借5nm的优异良率和性能，进一步拉大与三星的差距，导致先进制程订单集中化。可关注台积电资本开支以及扩产节奏带来的设备商机会。
- 设计公司竞争再洗牌：率先有实力采用5nm的设计公司能构筑产品护城河（如苹果M1），而无法负担高额NRE的玩家掉队。跟踪旗舰芯片代工厂选择往往预示性能走势。
- 后5nm延伸：5nm家族长寿化（N4、N4P、N4X）意味着该平台投资回报期长，代工厂和IP供应商享受持续版税和制造订单，盈利能力稳定。
- 成本消化：随着5nm产能扩张和良率成熟，单位晶体管成本持续下降，逐步从旗舰渗透到中高端，打开汽车、物联网等新领域，关注相关设计公司布局。
常见误读纠偏（≥2）
误读1：“5nm就是指晶体管沟道长度是5纳米”
纠偏：自22nm节点以后，工艺命名已不再严格对应任何物理关键尺寸。5nm不是指沟道长度或栅极长度是5纳米。实际栅极长度可能超过10 nm。节点名称已成为一个代表代际的性能标签，与具体物理尺寸脱钩。真正体现密度的是接触栅间距、翅片间距和金属间距等综合指标。
误读2：“5nm已经采用了GAA晶体管”
纠偏：尽管GAA是未来方向，但5nm节点仍完全使用FinFET。业界公认：台积电的N3（3nm）也是FinFET，直到N2（2nm）才转向纳米片GAA。三星在3nm节点（3GAE）才率先引入GAA，但其5nm工艺为FinFET。因此看到“5nm GAA”的说法是错误的。
学习路径
- 基础层：阅读半导体原理书籍中MOSFET结构部分，理解短沟道效应与FinFET的改进原理。
- 公开技术论文：查找IEEE IEDM 2019-2020年台积电、三星关于5nm工艺技术的论文（常以“A 5nm CMOS…”为题），获取第一手截面照片和参数。
- 社区与媒体：WikiChip的“5 nm lithography process”页面系统梳理了密度、材料；AnandTech对台积电技术研讨会的覆盖；Semiconductor Engineering的各种深度文章。
- 分析报告：TechInsights的芯片拆解报告（需付费）能给出实际测量值；IBS的工艺成本对比提供商业视角。
- 供应链跟踪：关注ASML季度订单和台积电法说会，理解EUV使用情况和5nm产能规划。
一句话总结
5nm节点是FinFET技术走向极致密度的成熟商用平台，通过EUV大规模应用和设计工艺协同优化，在性能、功耗和单位晶体管成本之间实现关键平衡，至今仍是多数高性能芯片的基石。
延伸阅读与来源
- 《芯片工艺先进节点的知识》丁洪贞，博客园，链接 （提供了5nm FinFET翅片间距缩放等基础概念）
- WikiChip, “5 nm lithography process”, wikichip.org
- TSMC 2020 Technology Symposium presentations; public slides on N5.
- “TSMC’s 5nm Technology: Breaking Down the Node”，AnandTech, 2020.
- IEEE IEDM 2019: “A 5nm CMOS FinFET Platform Technology…”
- IBS, “Cost of Leading Edge IC Design and Manufacturing”, 各年报告。
- TechInsights’ transistor-level teardown reports for A14, M1, etc.
注：文中涉及具体数值（如CGP、Fin Pitch等）除特别说明外，均为基于公开行业分析的综合性估算，未逐字引用特定来源。所有性能提升数据均为台积电/三星官方宣称的相比上一代节点的提升。