5nm

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5nm（5奈米節點）是半導體制造工藝的一個技術世代，由台積電於2020年率先量產，三星隨後跟進。它不是指電晶體某個物理尺寸恰好是5奈米，而是代表一代更密集、更高能效的晶片製造平台。5nm節點仍採用 FinFET 電晶體結構，通過引入 極紫外光刻（EUV） 等手段，將邏輯密度較上一代7nm提升約 1.8倍，在相同功耗下速度提升約 15%，相同速度下功耗降低約 30%（台積電官方資料）。這是目前絕大多數旗艦手機、高效能運算晶片的核心底座。

3 分鐘產業解釋

5nm是積體電路製造工藝演進的關鍵一代，它在“7nm”與“3nm”之間承上啟下。商業上，台積電的 N5 工藝於2020年第二季度正式進入批次生產，首次大規模應用在Apple A14 Bionic 處理器和 M1 晶片上。三星則在2020年底開始生產其 5LPE（Low Power Early）工藝，用於高通驍龍888等產品。該節點標誌著極紫外光刻（EUV）從輔助角色走向核心舞臺：台積電N5在關鍵層使用了多達十幾層EUV，而7nm+僅少量嘗試。這大幅減少了多重曝光次數，提高了生產效率和良率。

從器件結構上看，5nm仍沿襲FinFET（翅式場效應電晶體），但翅片高度加高、間距縮小，以獲得更強的柵極控制力和驅動電流。該節點未轉向GAA（全環繞柵極）——GAA要到台積電的N2或三星的3nm才會引入。因此，5nm被視作 FinFET的成熟巔峰，在效能、功耗、密度和成本間取得了至今仍具吸引力的平衡。在應用端，5nm是移動、PC、汽車輔助駕駛、雲端端AI推論晶片等高效能領域的首選平台之一。

15 分鐘專家深入

進入專家視野，需要理解5nm節點的設計-工藝協同最佳化（DTCO）全貌。5nm不只是光刻進步，它在以下維度實現了系統性的縮放：標準單元高度降低、接觸柵間距（CGP）微縮、金屬互連層間距減小以及中段（MOL）接觸的革新。

晶片背後有一套複雜的“設計規則”（design rule），它規定最小間距、最小面積等幾何約束。據部落格園《晶片工藝先進節點的知識》介紹，“5nm FinFET電晶體的核心立體結構……翅片的尺寸、間距直接決定電晶體開關速度與功耗，5nm工藝中翅間距（Fin Pitch）被適度縮小，以此提升單位面積內的電晶體密度”。這恰好點出5nm密度提升的一個核心驅動力——翅片間距的縮放。

在臺積電N5中，CGP（Contacted Gate Pitch，接觸柵間距）約51nm，Fin Pitch（翅片間距）約28nm（行業公開估算），相較N7的CGP 57nm、Fin Pitch約30nm，其中CGP縮放了約10%，Fin Pitch縮幅不大（約2nm）但並非完全未縮放。而實際邏輯密度的1.8倍提升，更多來自標準單元庫的重新設計（比如更高的翅片、更窄的單元）和互連層的微縮。5nm還引入了高遷移率溝道技術（部分使用SiGe或應變矽），以及鈷互連替代區域性銅，以克服小尺寸下的電子遷徙和接觸電阻問題。

EUV的規模化應用不僅減少了掩模步驟，也讓某些關鍵層的二維圖形保真度明顯優於多次曝光。但仍有一些層需要浸沒式光刻配合多重圖案化，這使得5nm掩模組成本依然高企，總設計費用（包括IP、驗證、流片）可達數億美元，只有大客戶能承受。

另一個值得注意的點是，三星5LPE 與台積電N5在密度與效能上有一定差距。行業普遍評估三星5nm的電晶體密度約在125 MTr/mm²級別，而台積電N5約在170 MTr/mm²以上（來源：WikiChip、TechInsights分析），這直接導致兩家同代產品的功率/效能曲線出現分化，高通甚至曾因三星5LPE的能效問題而轉向台積電。

技術原理：FinFET的巔峰縮放

5nm節點的技術本質，是如何在保持finFET結構的前提下繼續縮小尺寸並提升效能。下面用加深的電路層面和工藝模組給出原理說明。

翅片電晶體的核心機制

FinFET把原本二維的導電溝道豎起來，形成一個薄的矽“翅片”（fin），柵極從三面包圍翅片，從而獲得更強的靜電控制。5nm節點的翅片高度相對7nm有所增加（可達約50 nm以上），翅片寬度進一步減薄到幾奈米。更高的翅片在相同投影面積內提供了更大的有效溝道寬度（Weff），從而驅動更大電流，實現更高的開關速度。

      Gate (包圍翅片) 
          ________
         /        \
        /多邊形柵極\
       /____________\
       | 翅片 (Fin)  |  
       |  溝道方向   |  
       |____________|  
       Si襯底

（ASCII示意圖：三面包圍的柵極包裹著一個垂直的矽翅片，電流沿翅片側面流動）

關鍵工藝模組與引數

• 翅片形成：通過側牆轉移（SADP或SAQP）定義出超細間距的翅片陣列。5nm的翅片間距約28nm，相較7nm的30nm微縮約2nm，縮幅不大，密度提升更多來自標準單元最佳化和接觸柵間距微縮，但對刻蝕均勻性和側壁垂直度仍有極高要求。
• EUV取代多重曝光：對於翅片切割、柵極圖案化和部分通孔/金屬層，使用13.5nm波長EUV，單次曝光替代過去需要兩次甚至四次浸沒式曝光加二次圖案化的流程，減少層間對準誤差。
• 高K金屬柵（HKMG）：5nm延續高K介質（如HfO₂）與功函式金屬層組合，通過對不同閾值電壓的器件選用不同功函式金屬堆疊，實現多Vt選項。
• 源漏外延與應變：在PMOS區域外延SiGe以引入壓應力，增強空穴遷移率；NMOS可能使用Si:P或其它技術引入張應力。5nm還探索了柵極全線接觸（Co） 改進，降低中段接觸電阻。
• 互連微縮：底層金屬間距縮小至約28～32nm，部分層採用鈷帽或全鈷方案以抗電遷徙，並引入氣隙或低k介質以降低寄生電容。5nm包含多達十餘層金屬，每層都需在電阻-電容（RC）延遲和可靠性間折中。

與7nm的量化效能變化（台積電公佈）

• 邏輯密度：約為7nm的1.8倍
• 同等功耗下頻率提升：~15%
• 同等頻率下功耗降低：~30%
• SRAM微縮比例相對較低（約0.6～0.7倍），這也是3nm甚至2nm面臨的普遍挑戰。

為什麼沒有切換到GAA

在5nm節點，GAA（奈米片）被評估為可提供更好的靜電控制，但工藝複雜度、成本以及供應鏈成熟度不足。台積電通過延長FinFET的壽命，在N5、N4、N3上仍使用FinFET，顯示FinFET最佳化尚有潛力。三星雖然率先在3nm轉GAA，但其5nm依舊是FinFET。這就是說，5nm的重要性恰好在於它是FinFET最後幾個大迭代中兼顧成熟度與效能的黃金節點。

技術演進史

• 2018年前後：台積電、三星各自啟動5nm工藝定義，EUV產線開始裝機。
• 2019年：台積電宣佈完成5nm設計基礎設施，開放PDK，Apple等早期客戶開始流片。三星也釋出5LPE PDK。
• 2020年Q2：台積電5nm（N5）進入量產，搭載於AppleA14（三季度釋出iPad Air 4、iPhone 12）和後續的M1（Mac）。良率爬坡迅速。
• 2020年Q4：三星5LPE量產，用於高通驍龍888、Exynos 2100等。但與N5相比，效能功耗表現讓部分客戶不滿。
• 2021年：台積電推出N5P（效能增強版），頻率再提升5%、功耗再降10%；同時推出N4（後歸為5nm家族最佳化版），作為其後5nm向3nm的過渡。聯發科天璣系列、高通驍龍8 Gen 1（初期三星，後轉台積電N4）等晶片紛至沓來。
• 2022-2023年：5nm家族持續擴大產能並用於汽車、AMD Zen 4的計算核心（CCD）等。同時，5nm成為“長節點”，衍生出汽車級和射頻版本。

技術路線對比（量化表）

以下為台積電N5與三星5LPE就關鍵密度和效能指標的定性/半定量比較。具體數值多來源於TechInsights、WikiChip及部分公開資料估算。

指標	台積電 N5	三星 5LPE
電晶體結構	FinFET	FinFET
邏輯密度（MTr/mm²）	~170+ [行業估算]	~125-135 [行業估算]
接觸柵間距（CGP, nm）	約51 [行業估算]	約54 [行業估算]
翅片間距（nm）	約28 [行業估算]	約31 [行業估算]
關鍵光刻技術	EUV（10+層） + 浸沒式多重圖案	EUV（部分層） + 浸沒式多重圖案
效能提升 vs 自家7nm (同功耗)	~15%	~10%
功耗降低 vs 自家7nm (同速度)	~30%	~20%
首次量產時間	2020 Q2	2020 Q4
代表產品	A14/M1/驍龍8+ Gen1/天璣9000	驍龍888/Exynos 2100/Google Tensor G2

注：三星5LPE的具體數字為根據多家分析報告綜合的定性估算；台積電邏輯密度1.8x提升基於台積電官方宣傳。

上下游

上游

• 裝置：ASML的EUV光刻機（NXE:3400C/D）是5nm的絕對核心，單臺售價逾1.5億美元；此外，應用材料、Lam Research、東京電子等提供刻蝕、沉積、量測裝置。
• 材料：超純矽晶圓、光刻膠（尤其是EUV化學放大膠和金屬氧化物膠）、CMP漿料、前體氣體、高K介質材料、鈷靶材。EUV光刻膠對靈敏度、解析度要求極高，是供應鏈瓶頸之一。
• IP/EDA：Cadence, Synopsys, Siemens EDA提供5nm標準單元庫、PLL、高速SerDes等硬核IP；Arm為5nm定製了Cortex-A/X系列物理IP。
• 掩模製造：高精度EUV掩模板製造需要特殊的低缺陷多層膜，成本較浸沒式掩模高出數倍。

下游

• 設計公司（Fabless）：Apple、高通、聯發科、AMD、NVIDIA、英特爾（部分GPU模組）、特斯拉、Google、亞馬遜等。
• 系統與應用：智慧手機（旗艦AP）、平板、輕薄筆記本（如MacBook Air/Pro）、汽車ADAS/座艙晶片、資料中心AI加速器、網路處理器等。
• 封裝與測試：5nm晶片通常搭配先進封裝（InFO, CoWoS）以整合HBM或高密度互連。測試需要應對更細的凸塊間距和更高I/O速率。

關鍵指標

• 電晶體密度：邏輯電路的百萬電晶體/平方毫米（MTr/mm²）。5nm約1.7 億個電晶體/mm²，而7nm約1億個，是商業宣傳的核心密度指標。
• 效能與功耗：通常以“同功耗頻率升幅”和“同頻率功耗降幅”衡量。5nm相對7nm分別提升15%和降低30%。
• SRAM單元面積：5nm的高密度SRAM單元約0.025 μm²左右，但縮幅不及邏輯，導致SOC中SRAM佔比面積並未等比減小。
• EUV層數與良率：良率爬坡速度決定成本競爭力。台積電N5從量產開始約一年內缺陷密度達到成熟水平（公開資訊）。
• 設計費用：7nm到5nm的晶片設計成本平均增加近50%，一次性投入（NRE）可達3～5億美元（IBS估算）。

供需與市場資料

• 5nm產能自2020年開啟，至2023年仍是台積電第二大營收來源（僅次於7nm/6nm早期，後與3nm交叉），據台積電財報，2022年5nm佔其營收約26%，2023年隨著3nm上量，5nm佔比提升至約33%，仍是核心。
• 三星5nm產能相對靈活，但面臨客戶轉單和不佳能效口碑，部分客戶（如高通）將旗艦平台轉向台積電，致使三星5nm利用率波動。
• 需求端，智慧手機旗艦AP和PC處理器（AppleM系列）是最大量使用者。2023年後，AI伺服器晶片、汽車晶片對5nm需求增加。
• 代工廠報價方面，一片5nm晶圓約17000美元以上（對比7nm約10000美元），毛利率極高。

代表公司與資本對映

類別	代表公司	角色與對映
代工	台積電（2330.TW / TSM）	5nm最大贏家，獨佔Apple等大單；5nm家族推動營收與股價
代工	三星電子（005930.KS）	5nm先發但口碑略遜，仍在爭取NVIDIA等訂單，並擴產
裝置	ASML（ASML.AS）	EUV光刻機獨家，5nm放量拉昇其EUV出貨和單價
設計（手機）	Apple（AAPL），高通（QCOM）	A/M系列晶片定義5nm效能標杆；驍龍系列高額採購
設計（HPC）	AMD（AMD），NVIDIA（NVDA）	Zen 4 CCD, 部分Arm伺服器CPU；GPU目前多在4nm/5nm家族
IP/EDA	Arm（已退市），Cadence（CDNS），Synopsys（SNPS）	提供5nm關鍵IP和工具鏈，受益設計倍增

投資邏輯

1. EUV滲透率邏輯：5nm EUV層數較多，相關裝置（ASML）以及EUV光刻膠、掩模材料供應商持續受益。
2. 代工雙雄份額變遷：台積電憑藉5nm的優異良率和效能，進一步拉大與三星的差距，導致先進製程訂單集中化。可關注台積電資本支出以及擴產節奏帶來的裝置商機會。
3. 設計公司競爭再洗牌：率先有實力採用5nm的設計公司能構築產品護城河（如AppleM1），而無法負擔高額NRE的玩家掉隊。追蹤旗艦晶片代工廠選擇往往預示效能走勢。
4. 後5nm延伸：5nm家族長壽化（N4、N4P、N4X）意味著該平台投資回報期長，代工廠和IP供應商享受持續版稅和製造訂單，盈利能力穩定。
5. 成本消化：隨著5nm產能擴張和良率成熟，單位電晶體成本持續下降，逐步從旗艦滲透到中高階，開啟汽車、物聯網等新領域，關注相關設計公司版面配置。

常見誤讀糾偏（≥2）

誤讀1：“5nm就是指電晶體溝道長度是5奈米”

糾偏：自22nm節點以後，工藝命名已不再嚴格對應任何物理關鍵尺寸。5nm不是指溝道長度或柵極長度是5奈米。實際柵極長度可能超過10 nm。節點名稱已成為一個代表代際的效能標籤，與具體物理尺寸脫鉤。真正體現密度的是接觸柵間距、翅片間距和金屬間距等綜合指標。

誤讀2：“5nm已經採用了GAA電晶體”

糾偏：儘管GAA是未來方向，但5nm節點仍完全使用FinFET。業界公認：台積電的N3（3nm）也是FinFET，直到N2（2nm）才轉向奈米片GAA。三星在3nm節點（3GAE）才率先引入GAA，但其5nm工藝為FinFET。因此看到“5nm GAA”的說法是錯誤的。

學習路徑

1. 基礎層：閱讀半導體原理書籍中MOSFET結構部分，理解短溝道效應與FinFET的改進原理。
2. 公開技術論文：查詢IEEE IEDM 2019-2020年臺積電、三星關於5nm工藝技術的論文（常以“A 5nm CMOS…”為題），獲取第一手截面照片和引數。
3. 社群與媒體：WikiChip的“5 nm lithography process”頁面系統梳理了密度、材料；AnandTech對臺積電技術研討會的覆蓋；Semiconductor Engineering的各種深度文章。
4. 分析報告：TechInsights的晶片拆解報告（需付費）能給出實際測量值；IBS的工藝成本對比提供商業視角。
5. 供應鏈追蹤：關注ASML季度訂單和台積電法說會，理解EUV使用情況和5nm產能規劃。

一句話總結

5nm節點是FinFET技術走向極致密度的成熟商用平台，通過EUV大規模應用和設計工藝協同最佳化，在效能、功耗和單位電晶體成本之間實現關鍵平衡，至今仍是多數高效能晶片的基石。

延伸閱讀與來源

• 《晶片工藝先進節點的知識》丁洪貞，部落格園，連結 （提供了5nm FinFET翅片間距縮放等基礎概念）
• WikiChip, “5 nm lithography process”, wikichip.org
• TSMC 2020 Technology Symposium presentations; public slides on N5.
• “TSMC’s 5nm Technology: Breaking Down the Node”，AnandTech, 2020.
• IEEE IEDM 2019: “A 5nm CMOS FinFET Platform Technology…”
• IBS, “Cost of Leading Edge IC Design and Manufacturing”, 各年報告。
• TechInsights’ transistor-level teardown reports for A14, M1, etc.

注：文中涉及具體數值（如CGP、Fin Pitch等）除特別說明外，均為基於公開行業分析的綜合性估算，未逐字引用特定來源。所有效能提升資料均為台積電/三星官方宣稱的相比上一代節點的提升。