先进制程

3 秒看懂

先进制程（Advanced Node）是半导体制造中处于行业最前沿的工艺节点，通常指逻辑芯片领域的 7 nm 及以下量产工艺。它不再单纯追求栅极尺寸缩小，而是通过鳍式晶体管（FinFET）、纳米片晶体管（GAAFET/Nanosheet）、极紫外（EUV）光刻、高 K 金属栅等材料与结构革新，在每平方毫米内集成数亿甚至超过 2 亿晶体管，同时降低功耗、提升性能。简单理解：谁掌握先进制程，谁就掌控了高性能计算、AI 训练芯片、旗舰手机 SoC 的生死线。

3 分钟产业解释

先进制程是整个数字世界的底座。从智能手机处理器到云端 AI 加速器，都在 7 nm、5 nm、3 nm 等工艺上制造。制程“先进”体现在三个方面：

1. 晶体管密度：单位面积可容纳的晶体管数量指数级增长，例如 7 nm 约 90100 MTr/mm²，5 nm 约 170180 MTr/mm²，3 nm 可超过 200 MTr/mm²（不同厂商的密度因设计规则而异）。
2. 能效比：每一代新工艺能在同性能下大幅降低功耗，或同功耗下显著提升主频，使算力持续爬升。
3. 技术壁垒：需要 EUV 光刻、复杂 3D 结构、新型互连材料，全球仅台积电、三星、英特尔具备主流芯片制造能力，设备则由 ASML、应用材料等少数巨头垄断。
   先进制程与成熟制程（28 nm 及以上）的界限并非绝对，但业界通常将采用 FinFET 或 GAA 结构、且需 EUV 或浸润式多重图案化来定义 7 nm 以下为先进节点。这一领域直接决定了高端芯片的竞赛节奏，也是地缘政治科技竞争的焦点。

15 分钟专家深入

先进制程的演进已从“单纯的几何缩微”转向“设计‑工艺协同优化（DTCO）与系统‑工艺协同优化（STCO）”。关键维度包括：

• 晶体管架构：平面 MOSFET → FinFET（22 nm/16 nm 规模引入）→ GAA 纳米片（3 nm 节点陆续导入）→ 互补 FET（CFET，正在研发）。每一次架构换代都是为了在纳米尺寸下维持足够的栅控能力，抑制短沟道效应。
• 图案化技术：浸润式 193 nm 光刻通过双重、四重图案化（LELE、SADP、SAQP）勉强支撑到 7 nm，但成本与周长急剧上升。EUV（13.5 nm）的引入大幅减少了多重曝光次数，提升了良率和图形精度。高数值孔径（High‑NA，0.55）EUV 已在 2024 年发货，面向 2 nm 及更先进节点。
• 材料体系：高 K 介质（HfO₂）取代 SiO₂，金属栅（TiN/TaN 等）取代多晶硅，应变硅提升载流子迁移率，钴/钌互联层降低电阻，低 K 介质降低寄生电容。
• EDA 与 IP：先进制程要求设计工具能够处理极复杂的多图案分解、寄生提取、信号完整性、电压降分析等；标准单元库需针对每一代工艺专门优化，尤其在 FinFET 到 GAA 的过渡期，栅极包围方式变了，单元架构也需要重调。
• DTCO：工艺与设计团队从早期就共同决定单元高度、接触间距、金属间距等，利用“假逻辑/物理”建模寻找最佳 PPA（性能、功耗、面积）甜点。例如，台积电 N5 与 N3 都依赖 DTCO 将接触栅极间距（CPP）收缩与单元架构优化相结合。
• 3D 集成封装：Chiplet 和先进封装（CoWoS、InFO、EMIB）使先进制程不再局限于单一芯片，而是让不同功能的硅片通过高密度互连组成系统，从而缓解单片集成成本的飙升。

这一层足以让中高级投资者理解：先进制程并非“下一代比上一代小 ×%”，而是一个涵盖光刻、材料、结构、设计、制造、封装的系统性工程，任何一环的延迟都可能拖慢整条技术路线。

技术原理

1. 晶体管：从平面到全环绕

平面 MOSFET 的极限
传统 MOSFET 靠平面沟道。当沟道长度缩至 20 nm 以下，源极和漏极的耗尽区相互靠近，栅极对沟道的控制减弱，出现严重的短沟道效应（DIBL、亚阈值摆幅退化）。需要更薄的栅氧层，但氧化层减薄引发隧穿漏电。

FinFET 原理
将沟道竖立起来形成“鳍”（Fin），栅极三面包围鳍，等效增加栅控能力。关键参数：鳍宽（Wfin）、鳍高（Hfin）、栅极长度（Lg）、等效氧化层厚度（EOT）。FinFET 的等效沟道宽度为 2×Hfin + Wfin，单位面积可驱动更大电流。

FinFET 沿鳍方向侧视图（简化）：
        Gate
      ┌─────┐
Source│     │Drain
      │ Fin │
      └─────┘
断面视图（沿沟道横切）：
      Gate (金属)
  ┌───────┐
  │ High‑K│
──┤  Fin  ├── STI 氧化物
  │  硅   │
  └───────┘

FinFET 在 16 nm/14 nm 节点大规模商用（台积电 16FF、三星 14LPE、英特尔 22FFL 等），至今仍是 7 nm、5 nm 甚至部分 3 nm 的主流结构。

GAA/Nanosheet 原理
进一步将沟道做成水平方向的纳米片，栅极完全环绕每个纳米片，实现四面/全包围，栅控能力极大增强。纳米片的宽度可调节（Weff = 2×Wns + 2×Tns），从而通过改变宽度获得不同的驱动电流，实现大电流与低泄漏的灵活搭配。

Nanosheet 单元截面（沿沟道横切）：
栅极环绕三个纳米片：
 ┌─────────────────┐
 │ 栅极金属 & HK   │
 │ ┌──┬──┬──┐      │
 │ │纳米片×3  │    │
 │ └──┴──┴──┘      │
 │ 栅极金属 & HK   │
 ├─────────────────┤
 │ 内部隔离/衬底    │
 └─────────────────┘

参数包括片宽度（Wns）、片厚度（Tns）、片间距（垂直间距）、栅极长度。三星在 3 nm 节点抢先使用 GAA，台积电计划在 N2 节点引入 nanosheet，英特尔则规划 RibbonFET（一种纳米片变体）在 20A/18A 导入。GAA 带来的好处：可调节驱动能力、更低的阈值电压摆动、更好的 DIBL 抑制，有助于继续推动面积缩微。

2. 图案化：193i 多重图案化与 EUV

DUV 多重图案化
193 nm 浸润光刻的物理极限（约 80 nm 间距）迫使 7 nm/5 nm 节点使用自发双重图案化（SADP）或四重图案化（SAQP）。以 SADP 为例：

1. 沉积心轴层，光刻定义心轴；
2. 侧壁沉积间隔层；
3. 去除心轴，仅保留侧壁间隔；
4. 间隔层作为刻蚀掩膜，图案密度倍增。
   这种方式能实现最小间距 ~40 nm，但步骤多、成本高、套刻偏差累积。

EUV 光刻
EUV 波长 13.5 nm，通过反射式光学系统（多层钼/硅膜）投射在光刻胶上。EUV 单次曝光可支持 36‑40 nm 间距，加减光学临近修正后可用于 7 nm 的金属层以及 5 nm 的部分关键层。到 3 nm 及 2 nm，EUV 本身也需要双重图案化（EUV + 随后的蚀刻修整），直到 High‑NA EUV（数值孔径 0.55）投入，才可进一步减少曝光次数。关键参数：光源功率（W）、剂量（mJ/cm²）、光刻胶灵敏度、随机效应引起的 LER（线条边缘粗糙度），这些都直接影响良率。

3. 互连与材料

晶体管缩小后，后段（BEOL）互连成为瓶颈。铜大马士革工艺的尺寸效应导致散射加剧、电阻陡升。先进制程在关键层引入钴帽/钴全互连、钌等替代材料，配合低 K 介质（k2.42.7）降低 RC 延迟。金属层数可达 13~15 层，顶层厚金属用于供电和全局信号，底层使用极细间距（最小金属间距 MMP 可小至 20 nm 以下）。

4. 关键工艺模块量化表达式（示意）

• 性能提升：通常定义在相同功耗下频率提升约 15‑30%，或相同频率功耗降低约 30‑50%（对比前代）。
• 面积缩小：逻辑标准单元面积通常可缩小 0.45×~0.7×（即面积缩小 30‑55%），SRAM 缩倍率往往更慢（0.6×~0.8×）。
• 晶体管密度：逻辑密度（MTr/mm²）与设计规则紧密相关，含接触栅极间距（CPP）、单元高度（由鳍/纳米片数量及金属轨道决定），公式可表示为 Density ∝ 1/(CPP × Cell Height)。
• 成本：晶圆成本持续上升（5 nm 晶圆成本为 7 nm 的 1.5‑2 倍），但由于密度提升，每晶体管成本可能持平甚至上升，尤其 SRAM 区域。

以上机制决定了先进制程的“优”与“痛”，理解它们才能判断技术路线的可行性与商业竞争格局。

技术演进史

• 180 nm → 130 nm → 90 nm：引入铜互连、低 K 介质，90 nm 节点开始使用应变硅（拉应变提升 NMOS，压应变提升 PMOS）。
• 65 nm → 45 nm：45 nm 引入高 K 金属栅（英特尔在 45 nm 用 HKMG，台积电在 28 nm 才导入），大幅降低栅漏电。
• 32 nm → 22 nm：22 nm （英特尔 2012 年 Ivy Bridge）业界首次量产 FinFET，从此平面 MOSFET 退出逻辑先进制程。台积电则在 16 nm（2014 年）引入 FinFET。
• 16 nm/14 nm：第二波 FinFET 打磨，三星、台积电、GF 等全面跟进，为 10 nm/7 nm 积累经验。
• 10 nm/8 nm：英特尔 10 nm（相当于台积电 7 nm 密度）因良率问题延期多年，台积电 10 nm 为过渡节点，三星 8 nm 为 10 nm 的改良。
• 7 nm/6 nm：2018‑2020 年，台积电 N7 率先在少数关键层引入 EUV（从 N7+ 开始），三星 7LPP 也用 EUV。密度、功耗表现突出，成为手机、GPU 的主流节点。
• 5 nm：台积电 N5（2020 年）仍采用 FinFET，晶体管密度较 N7 提升近 1.8 倍，2021‑2023 年统治旗舰 SoC 和 GPU。三星 5LPE、英特尔 4（原 7 nm）陆续量产。
• 3 nm：三星 3GAE（2022 年）率先采用 GAA，但初期良率有限；台积电 N3（FinFET）2022 年底量产，2023 年用于苹果 A17 Pro，强调性能与功耗权衡。英特尔 3 对应台积电 3 nm 密度级别，亦使用 FinFET。
• 2 nm 及以下：台积电 N2 切换至 nanosheet（GAA），2025 年风险量产；三星 SF2 优化 GAA；英特尔 20A/18A 引入 RibbonFET 与 PowerVia（背面供电）。同时，CFET（3D 堆叠互补 FET）被视作 2030 年左右的关键架构，二维材料、背面供电、剥离硅（SOI）等技术正在探索。

整个演进史揭示了“节奏竞争 + 技术跳跃”的规律，命名与真实物理尺寸的脱钩在 28 nm 后愈演愈烈，各家“等效节点”更多是营销标签，分析时应拆解密度、功耗、良率与交付节奏，而不能只看节点名称。

技术路线对比

由于缺乏联网检索，下表中的具体数值依据 2023 年前后各技术论坛和半导体分析机构（如 TechInsights、IC Knowledge、Scotten Jones 等）发布的密度估算，并标注“估算”，不做死承诺。

注：以上数据来自公开技术论文及分析机构估算，不同版本、不同库单元下密度有差异；性能/功耗为同功耗或同性能下的相对对比，实际产品随设计而异。High‑NA EUV 计划用于英特尔 18A 节点。

对比揭示：台积电在 FinFET 上迭代精细，密度领先；三星激进切换 GAA，试图弯道超车；英特尔借助 RibbonFET + PowerVia 全面革新。工艺密度不再唯一决定效能，PPA 平衡与交付节奏至关重要。

上下游

上游（支撑层）

• 半导体设备：光刻机（ASML 独供 EUV，尼康、佳能提供 DUV）、刻蚀/沉积设备（应用材料、Lam Research、东京电子）；计量检测（KLA、日立 High‑Tech）。
• 材料：硅片（信越化学、SUMCO）、光刻胶与辅助化学品（JSR、TOK、杜邦）、特种气体、CMP 浆料（Versum/Merck）、高 K/金属栅靶材等。
• EDA 与 IP：Cadence、Synopsys、Ansys；基础 IP（Arm、Imagination）；先进制程需要全新标准单元库和内存编译器，由代工厂合作提供。
• 基础设施：超纯水、洁净室建造（Exyte、M+W）、电力等。

下游（制造与设计）

• 晶圆代工厂：台积电、三星 Foundry、英特尔代工服务、联电/格罗方德/中芯国际（后者在 7 nm 以下受出口管制限制）。
• Fabless 设计公司：英伟达、AMD、高通、联发科、苹果、谷歌、亚马逊等，它们通过代工厂获得先进制程产能。
• 系统集成商：数据中心、CSP（云服务提供商）、智能手机 OEM，最终产品驱动需求。

应用端

• 高性能计算（CPU/GPU/AI 训练推理芯片）
• 移动处理器（旗舰手机 SoC）
• 网络/FPGA、高端汽车自动驾驶芯片（如 Mobileye、NVIDIA Orin）
• 新兴：存算一体、量子接口芯片等

先进制程犹如一棵巨树，根系深扎于设备和材料，枝叶伸向所有需要极致算力的场景。

关键指标

评估先进制程成熟度和竞争力的核心指标包括：

• 晶体管密度（MTr/mm²）：最直观的面积效率，但需区分逻辑密度、SRAM 密度、模拟密度。
• 接触栅极间距（CPP）与最小金属间距（MMP）：决定制程工艺的真实精细度。
• 鳍高/鳍宽/纳米片宽度/厚度：结构参数，反映驱动电流与漏电流的折衷。
• SRAM 单元尺寸：高速缓存的关键，近期在 5 nm 及以下节点缩倍减缓，影响芯片面积。
• 标准单元高度（Track 数）：与 PPA 直接关联，先进制程一般从 7.5T 向 6T、5T 发展。
• 性能（频率）提升与功耗降低：每代工艺在指定泄漏电流下的最大频率提升，以及同频率下动态功耗/静态功耗的变化。
• 良率与缺陷密度（D0）：决定量产经济性，初期 D0 较高（0.3‑0.5 个/cm²），成熟后可降至 0.1 以下。
• 晶圆成本与每亿晶体管成本：先进制程晶圆售价可能超过 1 万美元（12 英寸），每晶体管成本成为关键，若停止下降则减缓对新工艺的采纳意愿。

这些指标共同构筑了“先进”的量化定义，单纯节点标号不足为凭。

供需与市场数据

（因搜索失败，无法引用最新 2024 年实时财报数字，以下基于 2023 年公开趋势进行描述性归纳。）

• 产能与分布：台积电占据全球先进制程（7 nm 及以下）晶圆代工产能的绝大部分，三星紧随其后，英特尔正追赶。据台积电 2023 年财报，先进制程营收占比超过 50%，其中 5 nm 贡献尤为突出，3 nm 在 2023 年下半年开始显著放量。
• 需求侧：AI 繁荣引爆对 4 nm/3 nm 的爆炸性需求，英伟达 H100/B100 系列、AMD MI300、英特尔 Gaudi 等均采用先进制程或先进封装；苹果每年旗舰 iPhone 芯片是 3 nm 的稳定大客户。
• 供给吃紧与地缘风险：先进制程产能集中在台湾、韩国，地缘政治促使各主要国家推动“本土化”投资，如美国亚利桑那州（台积电）、俄亥俄州（英特尔），欧洲、日本也在引入，但建设周期长（3‑5 年），短期供给仍偏紧。
• 资本开支：2022‑2023 年半导体设备支出约 1000‑1100 亿美元（据 Semi 数据），其中很大比例投向先进制程相关的光刻、刻蚀和沉积设备。台积电 2023 年资本支出约 320‑360 亿美元，三星半导体也维持高额投资。
• 定价趋势：先进制程晶圆单价节节攀升，5 nm 相较 7 nm 上涨超 50%，3 nm 更高；设计公司开始更多采用 chiplet 策略，将部分模块留用成熟制程以控制成本。

先进制程的供需本质上是由“AI 需求暴涨 vs 产能扩张龟速”的矛盾驱动，长期景气取决于 AI 芯片、手机 SoC 与高性能计算订单的持续性，但短期可能因库存修正而波动。

代表公司与产业映射

核心代工厂

• 台积电（TSMC）：全球先进制程头部代工厂，技术路线图稳定、客户粘性强，是观察先进制程产能、良率和订单结构的重要样本。
• 三星电子（Samsung Electronics）：同时具备存储、逻辑代工和手机系统，先进制程上采取激进 GAA 策略，代工部门也是韩美半导体政策与供应链协作中的重要参与者。
• 英特尔（Intel）：正在从 IDM 转型为“IDM 2.0”并开展代工服务，20A/18A 节点的交付节奏可用于观察其先进制程竞争力修复进展。

关键设备与材料

• ASML：光刻机垄断者，EUV/High‑NA EUV 的唯一供应商，是先进制程扩产的“总闸”，股价与资本支出强相关。
• 应用材料、Lam Research、东京电子：在沉积、刻蚀、CMP、检测等环节占据重要份额，工艺步骤增多会提高相关设备和服务的产业链重要性。
• 信越化学、SUMCO、JSR：硅片与光刻胶龙头，先进制程对材料纯度要求极高，构成高壁垒细水长流。

EDA/IP 及设计服务

• Cadence、Synopsys：先进制程设计必需的全流程工具，随着 DTCO 和 AI 辅助设计，其软件与验证工具在设计流程中的角色更重。
• ARM：指令集与 CPU IP，几乎所有移动和边缘先进制程芯片都基于 ARM 架构，软银旗下仍具战略价值。

下游应用代表

• 苹果：先进制程的头号推手和最大买家之一。
• 英伟达：AI 算力需求拉动 4 nm 及未来 3 nm 工艺，是驱动先进制程产能扩张的核心动力。

观察先进制程趋势时，可从代工、光刻、刻蚀沉积、材料、EDA/IP 等多个环节拆解；不同环节对资本开支、良率爬坡和技术切换的敏感度并不相同。

产业观察

1. 技术壁垒与周期共振：先进制程每进步一代，资本支出动辄百亿，形成较高进入门槛。一旦某个代工厂实现领先，其性能/功耗优势通常会带来 2‑3 年的设计导入窗口；同时良率爬坡、客户验证和库存周期仍会造成波动。
2. 从“摩尔”到“系统”：纯晶体管缩微收益递减，chiplet、先进封装、背面供电等成为新的系统级变量。因此，研究先进制程不能只看晶圆代工，还要拆解封装、设备、材料和 EDA 对整体交付能力的影响。
3. AI 需求拉动：大模型训练对浮点运算和内存带宽的需求，提高了 4 nm、3 nm 及后续节点的产能重要性；英伟达、AMD 以及云厂商自研芯片会影响先进制程和先进封装的排产结构。
4. 地缘政治与本土化：先进制程的集中化引发各国政府补贴（美芯片法、欧洲芯片法、日本专项资金），设备、材料和建厂承包商的订单结构会受到本土化项目节奏影响；建设进度不及预期或成本超支是潜在风险。
5. 周期指标：台积电、三星、英特尔等代工厂的资本开支、订单能见度、良率爬坡、库存修正，以及设备商订单高峰与晶圆厂量产之间的时间差，是观察行业周期的重要指标。

简言之，先进制程是技术路线、资本开支、客户导入和地缘政策共同作用的产业系统，分析时应同时跟踪节点进度、良率、产能和上下游协同。

常见误读纠偏

误读一：“7 nm、5 nm 就是晶体管的栅极长度。”
纠偏：自 28 nm 之后，节点名称更多是性能和密度的等效标签，与任何实际物理尺寸（如栅极长度、金属半间距）不再直接对应。7 nm 工艺的栅极长度多在 15‑20 nm 量级，严格来说已不是“7 纳米”。节点的数字主要反映逻辑密度的代际进化，研究时应关注 CPP/MMP 和标准单元面积缩小比例，而非命名数字。

误读二：“EUV 光刻一旦采用，所有工艺难题就迎刃而解。”
纠偏：EUV 虽极大简化了图案化流程，但带来新的挑战：随机效应导致光刻胶中光子散粒噪声，引发随机性缺陷；