先進製程

3 秒看懂

先進製程（Advanced Node）是半導體制造中處於行業最前沿的工藝節點，通常指邏輯晶片領域的 7 nm 及以下量產工藝。它不再單純追求柵極尺寸縮小，而是通過鰭式電晶體（FinFET）、奈米片電晶體（GAAFET/Nanosheet）、極紫外（EUV）光刻、高 K 金屬柵等材料與結構革新，在每平方毫米內整合數億甚至超過 2 億電晶體，同時降低功耗、提升效能。簡單理解：誰掌握先進製程，誰就掌控了高效能運算、AI 訓練晶片、旗艦手機 SoC 的生死線。

3 分鐘產業解釋

先進製程是整個數字世界的底座。從智慧手機處理器到雲端端 AI 加速器，都在 7 nm、5 nm、3 nm 等工藝上製造。製程“先進”體現在三個方面：

1. 電晶體密度：單位面積可容納的電晶體數量指數級增長，例如 7 nm 約 90100 MTr/mm²，5 nm 約 170180 MTr/mm²，3 nm 可超過 200 MTr/mm²（不同廠商的密度因設計規則而異）。
2. 能效比：每一代新工藝能在同性能下大幅降低功耗，或同功耗下顯著提升主頻，使算力持續爬升。
3. 技術壁壘：需要 EUV 光刻、複雜 3D 結構、新型互連材料，全球僅台積電、三星、英特爾具備主流晶片製造能力，裝置則由 ASML、應用材料等少數巨頭壟斷。
   先進製程與成熟製程（28 nm 及以上）的界限並非絕對，但業界通常將採用 FinFET 或 GAA 結構、且需 EUV 或浸潤式多重圖案化來定義 7 nm 以下為先進節點。這一領域直接決定了高階晶片的競賽節奏，也是地緣政治科技競爭的焦點。

15 分鐘專家深入

先進製程的演進已從“單純的幾何縮微”轉向“設計‑工藝協同最佳化（DTCO）與系統‑工藝協同最佳化（STCO）”。關鍵維度包括：

• 電晶體架構：平面 MOSFET → FinFET（22 nm/16 nm 規模引入）→ GAA 奈米片（3 nm 節點陸續匯入）→ 互補 FET（CFET，正在研發）。每一次架構換代都是為了在奈米尺寸下維持足夠的柵控能力，抑制短溝道效應。
• 圖案化技術：浸潤式 193 nm 光刻通過雙重、四重圖案化（LELE、SADP、SAQP）勉強支撐到 7 nm，但成本與周長急劇上升。EUV（13.5 nm）的引入大幅減少了多重曝光次數，提升了良率和圖形精度。高數值孔徑（High‑NA，0.55）EUV 已在 2024 年發貨，面向 2 nm 及更先進節點。
• 材料體系：高 K 介質（HfO₂）取代 SiO₂，金屬柵（TiN/TaN 等）取代多晶矽，應變矽提升載流子遷移率，鈷/釕互聯層降低電阻，低 K 介質降低寄生電容。
• EDA 與 IP：先進製程要求設計工具能夠處理極複雜的多圖案分解、寄生提取、訊號完整性、電壓降分析等；標準單元庫需針對每一代工藝專門最佳化，尤其在 FinFET 到 GAA 的過渡期，柵極包圍方式變了，單元架構也需要重調。
• DTCO：工藝與設計團隊從早期就共同決定單元高度、接觸間距、金屬間距等，利用“假邏輯/物理”建模尋找最佳 PPA（效能、功耗、面積）甜點。例如，台積電 N5 與 N3 都依賴 DTCO 將接觸柵極間距（CPP）收縮與單元架構最佳化相結合。
• 3D 整合封裝：Chiplet 和先進封裝（CoWoS、InFO、EMIB）使先進製程不再侷限於單一晶片，而是讓不同功能的矽片通過高密度互連組成系統，從而緩解單片整合成本的飆升。

這一層足以讓中高階投資者理解：先進製程並非“下一代比上一代小 ×%”，而是一個涵蓋光刻、材料、結構、設計、製造、封裝的系統性工程，任何一環的延遲都可能拖慢整條技術路線。

技術原理

1. 電晶體：從平面到全環繞

平面 MOSFET 的極限
傳統 MOSFET 靠平面溝道。當溝道長度縮至 20 nm 以下，源極和漏極的耗盡區相互靠近，柵極對溝道的控制減弱，出現嚴重的短溝道效應（DIBL、亞閾值擺幅退化）。需要更薄的柵氧層，但氧化層減薄引發隧穿漏電。

FinFET 原理
將溝道豎立起來形成“鰭”（Fin），柵極三面包圍鰭，等效增加柵控能力。關鍵引數：鰭寬（Wfin）、鰭高（Hfin）、柵極長度（Lg）、等效氧化層厚度（EOT）。FinFET 的等效溝道寬度為 2×Hfin + Wfin，單位面積可驅動更大電流。

FinFET 沿鰭方向側檢視（簡化）：
        Gate
      ┌─────┐
Source│     │Drain
      │ Fin │
      └─────┘
斷面檢視（沿溝道橫切）：
      Gate (金屬)
  ┌───────┐
  │ High‑K│
──┤  Fin  ├── STI 氧化物
  │  矽   │
  └───────┘

FinFET 在 16 nm/14 nm 節點大規模商用（台積電 16FF、三星 14LPE、英特爾 22FFL 等），至今仍是 7 nm、5 nm 甚至部分 3 nm 的主流結構。

GAA/Nanosheet 原理
進一步將溝道做成水平方向的奈米片，柵極完全環繞每個奈米片，實現四面/全包圍，柵控能力極大增強。奈米片的寬度可調節（Weff = 2×Wns + 2×Tns），從而通過改變寬度獲得不同的驅動電流，實現大電流與低洩漏的靈活搭配。

Nanosheet 單元截面（沿溝道橫切）：
柵極環繞三個奈米片：
 ┌─────────────────┐
 │ 柵極金屬 & HK   │
 │ ┌──┬──┬──┐      │
 │ │奈米片×3  │    │
 │ └──┴──┴──┘      │
 │ 柵極金屬 & HK   │
 ├─────────────────┤
 │ 內部隔離/襯底    │
 └─────────────────┘

引數包括片寬度（Wns）、片厚度（Tns）、片間距（垂直間距）、柵極長度。三星在 3 nm 節點搶先使用 GAA，台積電計劃在 N2 節點引入 nanosheet，英特爾則規劃 RibbonFET（一種奈米片變體）在 20A/18A 匯入。GAA 帶來的好處：可調節驅動能力、更低的閾值電壓擺動、更好的 DIBL 抑制，有助於繼續推動面積縮微。

2. 圖案化：193i 多重圖案化與 EUV

DUV 多重圖案化
193 nm 浸潤光刻的物理極限（約 80 nm 間距）迫使 7 nm/5 nm 節點使用自發雙重圖案化（SADP）或四重圖案化（SAQP）。以 SADP 為例：

1. 沉積心軸層，光刻定義心軸；
2. 側壁沉積間隔層；
3. 去除心軸，僅保留側壁間隔；
4. 間隔層作為刻蝕掩膜，圖案密度倍增。
   這種方式能實現最小間距 ~40 nm，但步驟多、成本高、套刻偏差累積。

EUV 光刻
EUV 波長 13.5 nm，通過反射式光學系統（多層鉬/矽膜）投射在光刻膠上。EUV 單次曝光可支援 36‑40 nm 間距，加減光學臨近修正後可用於 7 nm 的金屬層以及 5 nm 的部分關鍵層。到 3 nm 及 2 nm，EUV 本身也需要雙重圖案化（EUV + 隨後的蝕刻修整），直到 High‑NA EUV（數值孔徑 0.55）投入，才可進一步減少曝光次數。關鍵引數：光源功率（W）、劑量（mJ/cm²）、光刻膠靈敏度、隨機效應引起的 LER（線條邊緣粗糙度），這些都直接影響良率。

3. 互連與材料

電晶體縮小後，後段（BEOL）互連成為瓶頸。銅大馬士革工藝的尺寸效應導致散射加劇、電阻陡升。先進製程在關鍵層引入鈷帽/鈷全互連、釕等替代材料，配合低 K 介質（k2.42.7）降低 RC 延遲。金屬層數可達 13~15 層，頂層厚金屬用於供電和全域性訊號，底層使用極細間距（最小金屬間距 MMP 可小至 20 nm 以下）。

4. 關鍵工藝模組量化表示式（示意）

• 效能提升：通常定義在相同功耗下頻率提升約 15‑30%，或相同頻率功耗降低約 30‑50%（對比前代）。
• 面積縮小：邏輯標準單元面積通常可縮小 0.45×~0.7×（即面積縮小 30‑55%），SRAM 縮倍率往往更慢（0.6×~0.8×）。
• 電晶體密度：邏輯密度（MTr/mm²）與設計規則緊密相關，含接觸柵極間距（CPP）、單元高度（由鰭/奈米片數量及金屬軌道決定），公式可表示為 Density ∝ 1/(CPP × Cell Height)。
• 成本：晶圓成本持續上升（5 nm 晶圓成本為 7 nm 的 1.5‑2 倍），但由於密度提升，每電晶體成本可能持平甚至上升，尤其 SRAM 區域。

以上機制決定了先進製程的“優”與“痛”，理解它們才能判斷技術路線的可行性與商業競爭格局。

技術演進史

• 180 nm → 130 nm → 90 nm：引入銅互連、低 K 介質，90 nm 節點開始使用應變矽（拉應變提升 NMOS，壓應變提升 PMOS）。
• 65 nm → 45 nm：45 nm 引入高 K 金屬柵（英特爾在 45 nm 用 HKMG，台積電在 28 nm 才匯入），大幅降低柵漏電。
• 32 nm → 22 nm：22 nm （英特爾 2012 年 Ivy Bridge）業界首次量產 FinFET，從此平面 MOSFET 退出邏輯先進製程。台積電則在 16 nm（2014 年）引入 FinFET。
• 16 nm/14 nm：第二波 FinFET 打磨，三星、台積電、GF 等全面跟進，為 10 nm/7 nm 積累經驗。
• 10 nm/8 nm：英特爾 10 nm（相當於台積電 7 nm 密度）因良率問題延期多年，台積電 10 nm 為過渡節點，三星 8 nm 為 10 nm 的改良。
• 7 nm/6 nm：2018‑2020 年，台積電 N7 率先在少數關鍵層引入 EUV（從 N7+ 開始），三星 7LPP 也用 EUV。密度、功耗表現突出，成為手機、GPU 的主流節點。
• 5 nm：台積電 N5（2020 年）仍採用 FinFET，電晶體密度較 N7 提升近 1.8 倍，2021‑2023 年統治旗艦 SoC 和 GPU。三星 5LPE、英特爾 4（原 7 nm）陸續量產。
• 3 nm：三星 3GAE（2022 年）率先採用 GAA，但初期良率有限；台積電 N3（FinFET）2022 年底量產，2023 年用於Apple A17 Pro，強調效能與功耗權衡。英特爾 3 對應台積電 3 nm 密度級別，亦使用 FinFET。
• 2 nm 及以下：台積電 N2 切換至 nanosheet（GAA），2025 年風險量產；三星 SF2 最佳化 GAA；英特爾 20A/18A 引入 RibbonFET 與 PowerVia（背面供電）。同時，CFET（3D 堆疊互補 FET）被視作 2030 年左右的關鍵架構，二維材料、背面供電、剝離矽（SOI）等技術正在探索。

整個演進史揭示了“節奏競爭 + 技術跳躍”的規律，命名與真實物理尺寸的脫鉤在 28 nm 後愈演愈烈，各家“等效節點”更多是營銷標籤，分析時應拆解密度、功耗、良率與交付節奏，而不能只看節點名稱。

技術路線對比

由於缺乏聯網檢索，下表中的具體數值依據 2023 年前後各技術論壇和半導體分析機構（如 TechInsights、IC Knowledge、Scotten Jones 等）釋出的密度估算，並標註“估算”，不做死承諾。

公司 / 節點	引入年(量產)	電晶體結構	EUV 使用	邏輯密度（MTr/mm²）估算	關鍵設計規則 (CPP×Cell Ht) 典型	效能/功耗變化(相對前代)
台積電 N7	2018	FinFET	部分層(N7+)	~96.5	54 nm×240 nm 級別	效能+15~20%，功耗-40%
台積電 N5	2020	FinFET	廣泛	~171.3	48 nm×180 nm 級別	效能+15%，功耗-30%
台積電 N3	2022	FinFET	全面	~197（不同版本）	約45 nm×？	效能+10-15%，功耗-25-30%
三星 7LPP	2018	FinFET	部分層	~95	類似	效能+10%，功耗-35%
三星 5LPE	2020	FinFET	廣泛	~130-150		效能+10%，功耗-20%
三星 3GAE	2022	GAA	全面	~170-190（早期）		效能+30%，功耗-50%（標稱）
英特爾 Intel 7	2021 (Alder Lake)	FinFET (改進10nm)	部分	~100-110		效能+10-15% vs 10 nm SF
英特爾 Intel 4	2023 (Meteor Lake)	FinFET	廣泛	~160		效能+20%，功耗-40%
英特爾 Intel 3	2023+	FinFET	全面	~200		效能+18%
英特爾 20A	2024 預估	RibbonFET (GAA)	EUV（0.33 NA）	~200-250 (目標)		效能+15%

注：以上資料來自公開技術論文及分析機構估算，不同版本、不同庫單元下密度有差異；效能/功耗為同功耗或同性能下的相對對比，實際產品隨設計而異。High‑NA EUV 計劃用於英特爾 18A 節點。

對比揭示：台積電在 FinFET 上迭代精細，密度領先；三星激進切換 GAA，試圖彎道超車；英特爾藉助 RibbonFET + PowerVia 全面革新。工藝密度不再唯一決定效能，PPA 平衡與交付節奏至關重要。

上下游

上游（支撐層）

• 半導體裝置：光刻機（ASML 獨供 EUV，尼康、佳能提供 DUV）、刻蝕/沉積裝置（應用材料、Lam Research、東京電子）；計量檢測（KLA、日立 High‑Tech）。
• 材料：矽片（信越化學、SUMCO）、光刻膠與輔助化學品（JSR、TOK、杜邦）、特種氣體、CMP 漿料（Versum/Merck）、高 K/金屬柵靶材等。
• EDA 與 IP：Cadence、Synopsys、Ansys；基礎 IP（Arm、Imagination）；先進製程需要全新標準單元庫和記憶體編譯器，由代工廠合作提供。
• 基礎設施：超純水、潔淨室建造（Exyte、M+W）、電力等。

下游（製造與設計）

• 晶圓代工廠：台積電、三星 Foundry、英特爾代工服務、聯電/格羅方德/中芯國際（後者在 7 nm 以下受出口管制限制）。
• Fabless 設計公司：輝達、AMD、高通、聯發科、Apple、Google、亞馬遜等，它們通過代工廠獲得先進製程產能。
• 系統整合商：資料中心、CSP（雲端服務提供商）、智慧手機 OEM，最終產品驅動需求。

應用端

• 高效能運算（CPU/GPU/AI 訓練推論晶片）
• 移動處理器（旗艦手機 SoC）
• 網路/FPGA、高階汽車自動駕駛晶片（如 Mobileye、NVIDIA Orin）
• 新興：存算一體、量子介面晶片等

先進製程猶如一棵巨樹，根系深扎於裝置和材料，枝葉伸向所有需要極致算力的場景。

關鍵指標

評估先進製程成熟度和競爭力的核心指標包括：

• 電晶體密度（MTr/mm²）：最直觀的面積效率，但需區分邏輯密度、SRAM 密度、模擬密度。
• 接觸柵極間距（CPP）與最小金屬間距（MMP）：決定製程工藝的真實精細度。
• 鰭高/鰭寬/奈米片寬度/厚度：結構引數，反映驅動電流與漏電流的折衷。
• SRAM 單元尺寸：快取記憶體的關鍵，近期在 5 nm 及以下節點縮倍減緩，影響晶片面積。
• 標準單元高度（Track 數）：與 PPA 直接關聯，先進製程一般從 7.5T 向 6T、5T 發展。
• 效能（頻率）提升與功耗降低：每代工藝在指定洩漏電流下的最大頻率提升，以及同頻率下動態功耗/靜態功耗的變化。
• 良率與缺陷密度（D0）：決定量產經濟性，初期 D0 較高（0.3‑0.5 個/cm²），成熟後可降至 0.1 以下。
• 晶圓成本與每億電晶體成本：先進製程晶圓售價可能超過 1 萬美元（12 英寸），每電晶體成本成為關鍵，若停止下降則減緩對新工藝的採納意願。

這些指標共同構築了“先進”的量化定義，單純節點標號不足為憑。

供需與市場資料

（因搜尋失敗，無法引用最新 2024 年即時財報數字，以下基於 2023 年公開趨勢進行描述性歸納。）

• 產能與分佈：台積電佔據全球先進製程（7 nm 及以下）晶圓代工產能的絕大部分，三星緊隨其後，英特爾正追趕。據台積電 2023 年財報，先進製程營收佔比超過 50%，其中 5 nm 貢獻尤為突出，3 nm 在 2023 年下半年開始顯著放量。
• 需求側：AI 繁榮引爆對 4 nm/3 nm 的爆炸性需求，輝達 H100/B100 系列、AMD MI300、英特爾 Gaudi 等均採用先進製程或先進封裝；Apple每年旗艦 iPhone 晶片是 3 nm 的穩定大客戶。
• 供給吃緊與地緣風險：先進製程產能集中在臺灣、韓國，地緣政治促使各主要國家推動“本土化”投資，如美國亞利桑那州（台積電）、俄亥俄州（英特爾），歐洲、日本也在引入，但建設週期長（3‑5 年），短期供給仍偏緊。
• 資本支出：2022‑2023 年半導體裝置支出約 1000‑1100 億美元（據 Semi 資料），其中很大比例投向先進製程相關的光刻、刻蝕和沉積裝置。台積電 2023 年資本支出約 320‑360 億美元，三星半導體也維持高額投資。
• 定價趨勢：先進製程晶圓單價節節攀升，5 nm 相較 7 nm 上漲超 50%，3 nm 更高；設計公司開始更多采用 chiplet 策略，將部分模組留用成熟製程以控制成本。

先進製程的供需本質上是由“AI 需求暴漲 vs 產能擴張龜速”的矛盾驅動，長期景氣取決於 AI 晶片、手機 SoC 與高效能運算訂單的持續性，但短期可能因庫存修正而波動。

代表公司與產業對映

核心代工廠

• 台積電（TSMC）：全球先進製程頭部代工廠，技術路線圖穩定、客戶粘性強，是觀察先進製程產能、良率和訂單結構的重要樣本。
• 三星電子（Samsung Electronics）：同時具備儲存、邏輯代工和手機系統，先進製程上採取激進 GAA 策略，代工部門也是韓美半導體政策與供應鏈協作中的重要參與者。
• 英特爾（Intel）：正在從 IDM 轉型為“IDM 2.0”並開展代工服務，20A/18A 節點的交付節奏可用於觀察其先進製程競爭力修復進展。

關鍵裝置與材料

• ASML：光刻機壟斷者，EUV/High‑NA EUV 的唯一供應商，是先進製程擴產的“總閘”，股價與資本支出強相關。
• 應用材料、Lam Research、東京電子：在沉積、刻蝕、CMP、檢測等環節佔據重要份額，工藝步驟增多會提高相關裝置和服務的產業鏈重要性。
• 信越化學、SUMCO、JSR：矽片與光刻膠龍頭，先進製程對材料純度要求極高，構成高壁壘細水長流。

EDA/IP 及設計服務

• Cadence、Synopsys：先進製程設計必需的全流程工具，隨著 DTCO 和 AI 輔助設計，其軟體與驗證工具在設計流程中的角色更重。
• ARM：指令集與 CPU IP，幾乎所有移動和邊緣先進製程晶片都基於 ARM 架構，軟銀旗下仍具戰略價值。

下游應用代表

• Apple：先進製程的頭號推手和最大買家之一。
• 輝達：AI 算力需求拉動 4 nm 及未來 3 nm 工藝，是驅動先進製程產能擴張的核心動力。

觀察先進製程趨勢時，可從代工、光刻、刻蝕沉積、材料、EDA/IP 等多個環節拆解；不同環節對資本支出、良率爬坡和技術切換的敏感度並不相同。

產業觀察

1. 技術壁壘與週期共振：先進製程每進步一代，資本支出動輒百億，形成較高進入門檻。一旦某個代工廠實現領先，其效能/功耗優勢通常會帶來 2‑3 年的設計匯入視窗；同時良率爬坡、客戶驗證和庫存週期仍會造成波動。
2. 從“摩爾”到“系統”：純電晶體縮微收益遞減，chiplet、先進封裝、背面供電等成為新的系統級變數。因此，研究先進製程不能只看晶圓代工，還要拆解封裝、裝置、材料和 EDA 對整體交付能力的影響。
3. AI 需求拉動：大型模型訓練對浮點運算和記憶體頻寬的需求，提高了 4 nm、3 nm 及後續節點的產能重要性；輝達、AMD 以及雲端廠商自研晶片會影響先進製程和先進封裝的排產結構。
4. 地緣政治與本土化：先進製程的集中化引發各國政府補貼（美晶片法、歐洲晶片法、日本專項資金），裝置、材料和建廠承包商的訂單結構會受到本土化專案節奏影響；建設進度不及預期或成本超支是潛在風險。
5. 週期指標：台積電、三星、英特爾等代工廠的資本支出、訂單能見度、良率爬坡、庫存修正，以及裝置商訂單高峰與晶圓廠量產之間的時間差，是觀察行業週期的重要指標。

簡言之，先進製程是技術路線、資本支出、客戶匯入和地緣政策共同作用的產業系統，分析時應同時追蹤節點進度、良率、產能和上下游協同。

常見誤讀糾偏

誤讀一：“7 nm、5 nm 就是電晶體的柵極長度。”
糾偏：自 28 nm 之後，節點名稱更多是效能和密度的等效標籤，與任何實際物理尺寸（如柵極長度、金屬半間距）不再直接對應。7 nm 工藝的柵極長度多在 15‑20 nm 量級，嚴格來說已不是“7 奈米”。節點的數字主要反映邏輯密度的代際進化，研究時應關注 CPP/MMP 和標準單元面積縮小比例，而非命名數字。

誤讀二：“EUV 光刻一旦採用，所有工藝難題就迎刃而解。”
糾偏：EUV 雖極大簡化了圖案化流程，但帶來新的挑戰：隨機效應導致光刻膠中光子散粒噪聲，引發隨機性缺陷；