各向异性刻蚀

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各向异性刻蚀（Anisotropic Etch）是利用定向离子轰击与化学反应的协同作用，在晶圆表面沿特定方向（主要是垂直方向）选择性去除材料的技术。它能够将光刻胶上的平面图形高保真地转移到衬底或薄膜中，形成几近垂直的侧壁，是实现纳米级晶体管、3D NAND 深孔、FinFET 鳍片等三维微结构不可或缺的核心工艺。

3 分钟产业解释

在半导体制造中，仅凭光刻无法直接得到可供电学使用的结构——必须将光刻胶图案向下传递到介质层、硅或金属层中，这一图案转移步骤正是刻蚀。若刻蚀在所有方向上以相同速率进行，称为各向同性刻蚀（Isotropic Etch），会造成图案侧向钻蚀，线宽扩大，掩膜下的关键尺寸（CD）严重损失。各向异性刻蚀通过引入定向物理轰击，使材料的移除主要发生在垂直于晶圆表面的方向，从而刻出几乎无横向扩展的陡直侧壁。

实现各向异性的主流干法技术是反应离子刻蚀（RIE）及其变体。在低压等离子体中，晶圆置于接有射频偏压的电极上，离子在等离子体鞘层电场中获得几乎与晶圆表面垂直的动能，轰击并活化被刻蚀表面的化学键，同时反应副产物的再沉积可在侧壁形成钝化层，抑制横向刻蚀。深反应离子刻蚀（DRIE）采用交替通入刻蚀气体与钝化气体的 Bosch 工艺，可将深宽比推至 50:1 甚至更高，广泛用于 MEMS 和 3D 互连。在逻辑最先进制程中，原子层刻蚀（ALE）通过自限制反应与定向活化层的逐层去除，将刻蚀精度提升至原子级，各向异性趋近于 1。

当前，单一芯片的刻蚀步骤已从过去的几十道大幅增加至上百道。各向异性刻蚀的质量直接决定管芯的性能、功耗和良率，其技术迭代与半导体工艺节点的演进深度绑定。

15 分钟专家深入

各向异性刻蚀的本质是方向选择性的控制，其工程难点在于如何在高刻蚀速率与高选择比（对下层或掩膜）的同时，维持接近 90° 的侧壁角度并抑制微负载效应、纵横比相关刻蚀（ARDE）等非均匀性。

物理机制 等离子体刻蚀的各向异性主要源于离子轰击的定向性。晶圆表面的等离子鞘层具有强的垂直电场，加速正离子直射表面。离子轰击不仅通过物理溅射去除原子，更重要的是向表面化学反应提供激活能（如破坏键合、清除挥发性产物），使化学反应速率在受轰击的平面区域远快于未受垂直轰击的侧壁区域，从而形成垂直刻蚀轮廓。侧壁保护机制，如碳氟聚合物沉积或 SiO₂ 类钝化层，则进一步抑制中性自由基的横向侵蚀。

主要技术路径

• 电容耦合等离子体 RIE（CCP‑RIE）：常用于介质刻蚀（硅氧化物、氮化物）。通过上下电极的射频功率分配，独立控制等离子体密度与离子能量，实现高各向异性。典型气体体系为 CF₄/CHF₃、C₄F₈/Ar/O₂ 等。
• 电感耦合等离子体 RIE（ICP‑RIE）：常用于硅、金属、化合物半导体深硅刻蚀。ICP 源产生高密度等离子体，晶圆台另加射频偏压控制离子能量，可单独优化密度与能量，获得极高的深宽比和良好的均匀性。
• 深反应离子刻蚀（DRIE / Bosch 工艺）：专为极深硅刻蚀开发，交替进行 SF₆ 等离子体刻蚀（数秒）和 C₄F₈ 钝化层沉积（数秒）。刻蚀台阶去除底部钝化层并继续刻蚀硅，侧壁因钝化保护不被侵蚀。每个循环消耗数纳米硅，形成微米级深处近乎垂直的侧壁，但会留下扇贝状粗糙度（scalloping）。也可改用低温连续工艺（cryo‑DRIE）来抑制横向刻蚀。
• 原子层刻蚀（ALE）：分两步进行——先在表面形成一层自限制的化学修饰层（如通过化学吸附或反应），然后用低能离子轰击仅去除该修饰层，暴露出新鲜表面进行下一周期。由于每一步去除量被控制在亚纳米级，且横向分量极小，ALE 是各向异性最接近理想 1 的刻蚀方式，对于 EUV 光刻后的图案转移和极薄栅介质加工至关重要。

工艺窗口与挑战 典型的工艺窗口由以下几个参数的共同满足决定：

• 侧壁垂直度：通常要求 89°–91°，先进的鳍片或栅极刻蚀要求更接近 90°。
• 刻蚀选择比：对掩膜（PR 或硬掩膜）的选择比须足够高，以保证掩膜厚度足以撑完刻蚀。高深宽比氧化层刻蚀常要求选择比 > 10:1 [行业典型值]。
• 负载效应：刻蚀速率与局部开口率相关，微观负载（图案密度差异）和宏观负载（整体暴露面积）均需通过工艺调整（如添加惰性气体、调节压力与功率）来抑制。
• 纵横比相关刻蚀（ARDE）：随着深宽比增加，刻蚀速率显著下降，因反应物输运和副产物移除受限。需要在脉冲等离子体、温度管理、气体流量等多方面补偿。

各向异性度 A 常被定义为 A = 1 − (E_h / E_v)，其中 E_h 为横向刻蚀速率，E_v 为纵向刻蚀速率。理想各向异性 A=1，优秀干法刻蚀可达到 0.95 以上，湿法刻蚀一般小于 0.1。

技术原理（最深）

核心机制：离子增强反应 刻蚀过程常被表述为“化学 + 物理”的协同：

• 反应性中性自由基（如 F*、CF₃*）吸附于表面，形成反应易发生的过渡态；
• 定向离子（如 Ar⁺、CF₃⁺）轰击提供能量，打破产物-表面键合、诱导溅射，同时清洁表面；
• 表面反应产物必须具有足够蒸气压以便脱附排出。

各向异性源于：离子能量输入在侧壁接近零（因为离子轨迹近乎平行侧壁或轰击概率极低），化学反应速率垂直作用于底面时远高于侧壁。

侧壁钝化模型 以聚合物前驱体（如 C₄F₈ 等离子体中形成的 CF₂ 自由基）在表面沉积为例，图形底部的聚合物被离子轰击移除，从而暴露新鲜表面供刻蚀持续进行；侧壁则因缺乏离子轰击而逐渐积累钝化膜，阻挡横向侵蚀。钝化膜厚度（通常仅数纳米）决定了侧壁净横向刻蚀量。Bosch 工艺通过迭代沉积与刻蚀实现稳健的侧壁保护，但沉积与刻蚀的循环会在侧壁留下周期性的扇贝形貌，现代工艺可将其峰谷高度差优化至几纳米到十几纳米量级 [行业公布值]。

为了更直观理解，可想象一个深孔的剖面放大模型：

掩膜
  ||                         —— 顶部掩膜
  ||  <-- 离子垂直入射
  ||     侧壁覆盖钝化聚合物
  ||     +++++++++++++++++++
  ||     +                 +  —— 侧壁无刻蚀
  ||     +                 +
  ||     +    被刻蚀区域   +
  ||     +    (底面冲击)   +
  ||     +++++++++++++++++++  —— 底部聚合物被轰击去除，硅暴露并刻蚀
  ||                         —— 刻蚀前端以各向异性推进

关键参数方程式

1. 刻蚀速率（ER）：ER = (移除厚度 / 时间)，受气体流量、压力、等离子体功率、离子能量、晶圆温度等影响。
2. 选择比（S）：S₁₂ = ER₁ / ER₂，其中 ER₁ 为目标层刻蚀速率，ER₂ 为掩膜或停刻层刻蚀速率。高选择比允许使用更薄的掩膜。
3. 各向异性度（A）：如上所述，A = 1 − (横向速率 / 纵向速率)。当横向速率趋于 0，A→1。
4. 深宽比（AR）：刻蚀深度 / 特征宽度。现代 3D NAND 的沟道孔 AR 可超 100:1。
5. 均匀度：U% = ( (ER_max − ER_min) / (2 × ER_avg) ) × 100%，晶圆内和晶圆间均需严格控制。

工艺气体示例 [行业公开资料]：

• 硅刻蚀：SF₆（常与 O₂、Ar 混合），HBr/Cl₂ 混合用于栅极硅刻蚀获得高选择比；
• 氧化硅刻蚀：CF₄、CHF₃、C₄F₈ 与 Ar/O₂ 组合；
• 氮化硅刻蚀：CH₂F₂、CHF₃ 等，需精准调节 C/F 比以平衡聚合物沉积与刻蚀；
• 金属刻蚀（Al、TiN 等）：Cl₂、BCl₃ 体系。

技术演进史

• 1960 年代前：湿法化学刻蚀完全垄断，以 HF、H₃PO₄ 等腐蚀液实现图形转移。均为各向同性，线宽控制差，已无法满足数微米以下需求。
• 1970 年代：首台桶式等离子体剥离设备出现，开启了干法刻蚀。但早期仅有各向同性。随后反应离子刻蚀（RIE）概念提出，在平板电极系统中利用阴极鞘层加速离子，首次实现方向性刻蚀。
• 1980 年代：电子回旋共振（ECR）等离子体源开发，可产生高密度、低损伤等离子体；磁控增强 RIE（MERIE）提高刻蚀速率。这一时期各向异性刻蚀成为 MOS 集成电路图形转移的标准步骤。
• 1990 年代：电感耦合等离子体（ICP）源问世，将等离子体产生区域与晶圆偏压分离，提供了前所未有的均匀性和控制能力。1996 年，Bosch 工艺专利授权，使深硅刻蚀的商业化成为可能，引爆 MEMS 繁荣。
• 2000–2010 年：随着铜互连、应变硅、高 k 金属栅极引入，刻蚀要求愈发苛刻。多重图形（LELE、SADP/SAQP）技术兴起，要求侧壁粗糙度极低的刻蚀，推动了准原子层刻蚀的开发。
• 2010 年代至今：原子层刻蚀（ALE）进入量产，用于先进 FinFET 和 GAA 器件的极端精细线定义及 EUV 光刻后的缺陷修整。脉冲等离子体、低温刻蚀、智能终点检测等支撑高深宽比工艺不断突破。3D NAND 将垂直堆叠层数推至 300 层以上，刻蚀膜厚达数微米，对 ARDE 和侧壁垂直度的要求进入新高度。

技术路线对比（量化表）

注：表中数值均为行业典型范围，具体数据随工艺配方、设备及材料组合变化。

上下游

上游产业链

• 刻蚀设备整机：泛林半导体（Lam Research）在介质刻蚀领域领先，东京电子（TEL）在硅/栅极刻蚀和介质刻蚀都有强势地位，应用材料（AMAT）覆盖金属及部分介质刻蚀。国内代表厂商为中微半导体（介质刻蚀已进入 5 nm 产线）、北方华创（硅/金属刻蚀）。设备构成中，等离子体源（ICP 线圈、CCP 电极）、射频电源、匹配网络为核心技术模块。
• 气体与化学材料：高纯特种电子气体（SF₆、CF₄、C₄F₈、NF₃、Cl₂ 等），由林德、空气化工、大阳日酸等国际气体巨头及国内华特气体、金宏气体等供应；气体流量控制器、喷淋头等部件同样关键。
• 关键零部件：真空腔体、静电卡盘（ESC）、硅环/陶瓷环、O 型密封圈、射频滤波器等，涉及高端制造与材料。

下游应用

• 逻辑芯片：先进 FinFET 及 GAA 器件需要超高精度的栅极刻蚀、侧墙刻蚀、接触孔刻蚀，各向异性是保证沟道长度和寄生电容的关键。
• 存储芯片：DRAM 的电容器深孔刻蚀要求极高深宽比、绝对对称剖面；3D NAND 的垂直沟道孔刻蚀深达数微米，需同时穿透数十乃至上百层交叠薄膜，各向异性度直接决定存储密度与良率。
• MEMS 与传感器：加速度计、微镜、喷墨头等均依赖 DRIE 形成深腔和悬臂结构。
• 先进封装：硅通孔（TSV）技术为中道工序的 DRIE 大深宽比刻蚀，是三维集成的基石。

关键指标

• 临界尺寸（CD）偏差：刻蚀后线宽与设计值的差异，先进逻辑通常要求 < ±1 nm。CD 均匀度直接反映各向异性控制的晶圆级一致性。
• 刻蚀速率（ER）：决定产能，追求在保持形貌和选择比的前提下最大化。
• 选择比（S）：对掩膜和对停止层/下层的选择比。高选择比有助于采用更薄掩膜提升光刻分辨率，同时保护底层结构。
• 深宽比（AR）：工艺能力的重要标尺，同时影响 ARDE 程度。
• 侧壁角度与粗糙度：常以 89.5° 以上为目标。原子层刻蚀可将侧壁线粗糙度（LER）降至亚纳米。
• 缺陷密度：包括颗粒增加、微掩膜效应（由溅射副产物聚集导致草状残留）。各向异性刻蚀中侧壁聚合物的剥落是缺陷源之一。
• 工艺重复性与设备稳定性：MTBC（平均间清周期）和晶圆间/批次间均一性。

供需与市场数据

尽管无法引用精确的最新市场调研数据，但产业共识是刻蚀设备已成为晶圆制造设备支出中占比最大的单一类别之一，且份额持续增长。先进制程（7 nm 及以下）的刻蚀步骤数可达 100 步以上，对高精度各向异性刻蚀设备的需求是结构性趋势。

全球刻蚀设备市场高度集中，泛林、东京电子、应用材料三大巨头合计占据绝大部分份额 [据公开行业数据估算]。其中，介质刻蚀和硅刻蚀领域，国产品牌中微公司、北方华创正在加速渗透，部分介质刻蚀设备已达到国际先进产线量产水准。气体及零部件高度依赖全球供应链，但国产化替代同样正在加速。

市场波动受半导体资本开支周期影响，但长期增长动能来自技术升级：GAA 架构对原子层精度刻蚀的依赖、3D NAND 层数持续增加、先进封装中高密度 TSV 的应用，均推动各向异性刻蚀设备与工艺的价值量提升。

代表公司与资本映射

全球巨头

• Lam Research（泛林）：介质刻蚀领域技术领导者，其 Kiyo、Flex 系列产品在先进逻辑和 NAND 产线中广泛采用，并推出了 ALE 专用平台。
• Tokyo Electron（东京电子）：在硅刻蚀及金属/多晶硅栅极刻蚀具有优势，其 Tactras 平台兼顾高深宽比与均匀性。
• Applied Materials（应用材料）：通过 Centris AdvantEdge 平台提供集成蚀刻解决方案，在金属硬掩模刻蚀、介电层刻蚀等领域占据重要位置。

国内核心玩家

• 中微半导体（AMEC）：CCP 介质刻蚀机已进入 5 nm 逻辑生产线，并积极拓展 3D NAND 超高深宽比刻蚀，其 Primo 平台性能比肩国际巨头。
• 北方华创（NAURA）：具备 ICP 硅/金属刻蚀全系列能力，在 MEMS 和先进封装 TSV 刻蚀方面国内领先。
• 其他：沈阳芯源微、屹唐半导体等在特定刻蚀/清洗细分领域参与竞争，形成国产设备矩阵。

资本市场映射上，国内刻蚀设备公司处于国产替代和先进工艺突破的双重景气周期，研发投入与订单金额是观察其成长性的核心指标。

产业观察

1. 刻蚀步骤数线性增长：随着晶体管结构从平面转向 FinFET 再到 GAA，以及 3D NAND 层数上升，单颗芯片所需的各向异性刻蚀步骤持续增加，设备需求量具有工艺驱动的上行压力。
2. 原子层刻蚀渗透率提升：ALE 有望在 2 nm 及以下节点的关键定义层中成为必选项，技术壁垒高，先发设备商通常具备更强的产品议价能力。
3. 国产替代加速：在地缘因素影响下，国内晶圆厂提升国产刻蚀设备采购比例，国内龙头的技术迭代与市场份额变化需要结合订单、验收和客户导入节奏观察。
4. 高壁垒、高集中度：前三大设备商垄断格局稳固，盈利能力较强。需警惕周期性扩产放缓带来的订单波动，但长期技术演进趋势仍是主要变量。
5. 关键零部件与气体：特种气体及核心零部件（ESC、射频电源等）处于供应链上游，其需求变化应结合晶圆厂扩产、国产化认证和设备出货节奏评估。

常见误读纠偏

1. “各向异性刻蚀等于完全没有横向刻蚀”
   理想的各向异性 A=1 从未真正实现。实际工艺中，侧壁总会存在极微小的横向分量，表现为 CD 损失、侧壁角度略小于 90° 或底部微小的 notch（切角）。工艺称之为“几乎垂直”。以 DRIE 为例，侧壁的扇贝形貌就源于微弱的横向刻蚀和钝化间的博弈。

2. “Bosch 工艺能得到完全光滑的侧壁”
   Bosch 工艺因周期性沉积与刻蚀，必然在侧壁留下扇贝状波纹，峰谷高度通常在几纳米到十几纳米范围。虽然可通过缩短周期、优化参数减小粗糙度，但天然无法达到连续刻蚀（如低温 DRIE）工艺的平整度。在微光学器件等要求光学级光滑侧壁时，需要进行后处理（如湿法平滑或热氧化后再腐蚀）。

3. “湿法刻蚀无法做到各向异性”
   存在特例：单晶硅在 KOH 溶液中沿 <100> 晶向和 <111> 晶向的刻蚀速率差异巨大，可形成由 {111} 面限定的倾角斜面（54.7°），它是一种基于晶向的各向异性。但在半导体工业语境下，各向异性刻蚀通常指代可以实现任意图案垂直转移的干法工艺。

学习路径

1. 入门读物
   《半导体制造技术》（Michael Quirk, Julian Serda 著）第 10 章刻蚀。
   《超大规模集成电路制造技术》（James D. Plummer 等著）有关干法刻蚀部分。
2. 专业教材
   《Plasma Etching: Fundamentals and Applications》（M. Sugawara 等著），深入理解等离子体物理与表面反应机制。
   《Principles of Plasma Discharges and Materials Processing》（Lieberman and Lichtenberg）提供放电理论和鞘层分析基础。
3. 行业报告与论文
   • SEMI、Yole Développement 发布的刻蚀设备市场报告。
   • 国际学术期刊 Journal of Vacuum Science & Technology A/B、Applied Physics Letters 中关于 ALE、高深宽比刻蚀的前沿文章。
   • 顶会 IEDM、VLSI 技术论坛中器件工艺部分，常含最新刻蚀挑战与解决方案。
4. 设备厂商资料
   泛林、东京电子、应用材料、中微公司的公开技术白皮书和会议演讲，可提供实际工艺窗口和性能数据的方向参考。

一句话总结

各向异性刻蚀是芯片从平面设计走向立体结构的“雕刻刀”，其定向去除能力将光刻的二维线条变为三维物理实体，直接定义着当代半导体器件的形态与性能边界。

延伸阅读与来源

• 《Handbook of Semiconductor Manufacturing Technology》（Yoshio Nishi, Robert Doering 编）——刻蚀部分系统归纳了各工艺流派。
• “A review of plasma etching and its application to silicon micromachining” (J. Micromech. Microeng., 2000)——纵览 DRIE 发展。
• “Atomic layer etching: rethinking a key process in semiconductor fabrication”（Nature Communications, 2018）——阐述 ALE 原理与应用前景。
• 泛林半导体技术博客（可公开获取的工艺见解）。
• SEMI 年度半导体设备市场统计报告、Yole 关于刻蚀设备的年度报告——提供全球供需与竞争格局的量化指标。
• 中微半导体官网产品介绍、北方华创投资者关系公告——反映国产设备能力与业绩展望。

（注：因无法实时检索，以上文献和厂商资料采用行业常识引用，具体数据性事实请以最新公开报告为准。）