各向異性刻蝕

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各向異性刻蝕（Anisotropic Etch）是利用定向離子轟擊與化學反應的協同作用，在晶圓表面沿特定方向（主要是垂直方向）選擇性去除材料的技術。它能夠將光刻膠上的平面圖形高保真地轉移到襯底或薄膜中，形成幾近垂直的側壁，是實現奈米級電晶體、3D NAND 深孔、FinFET 鰭片等三維微結構不可或缺的核心工藝。

3 分鐘產業解釋

在半導體制造中，僅憑光刻無法直接得到可供電學使用的結構——必須將光刻膠圖案向下傳遞到介質層、矽或金屬層中，這一圖案轉移步驟正是刻蝕。若刻蝕在所有方向上以相同速率進行，稱為各向同性刻蝕（Isotropic Etch），會造成圖案側向鑽蝕，線寬擴大，掩膜下的關鍵尺寸（CD）嚴重損失。各向異性刻蝕通過引入定向物理轟擊，使材料的移除主要發生在垂直於晶圓表面的方向，從而刻出幾乎無橫向擴充套件的陡直側壁。

實現各向異性的主流乾法技術是反應離子刻蝕（RIE）及其變體。在低壓等離子體中，晶圓置於接有射頻偏壓的電極上，離子在等離子體鞘層電場中獲得幾乎與晶圓表面垂直的動能，轟擊並活化被刻蝕表面的化學鍵，同時反應副產物的再沉積可在側壁形成鈍化層，抑制橫向刻蝕。深反應離子刻蝕（DRIE）採用交替通入刻蝕氣體與鈍化氣體的 Bosch 工藝，可將深寬比推至 50:1 甚至更高，廣泛用於 MEMS 和 3D 互連。在邏輯最先進製程中，原子層刻蝕（ALE）通過自限制反應與定向活化層的逐層去除，將刻蝕精度提升至原子級，各向異性趨近於 1。

當前，單一晶片的刻蝕步驟已從過去的幾十道大幅增加至上百道。各向異性刻蝕的質量直接決定管芯的效能、功耗和良率，其技術迭代與半導體工藝節點的演進深度繫結。

15 分鐘專家深入

各向異性刻蝕的本質是方向選擇性的控制，其工程難點在於如何在高刻蝕速率與高選擇比（對下層或掩膜）的同時，維持接近 90° 的側壁角度並抑制微負載效應、縱橫比相關刻蝕（ARDE）等非均勻性。

物理機制 等離子體刻蝕的各向異性主要源於離子轟擊的定向性。晶圓表面的等離子鞘層具有強的垂直電場，加速正離子直射表面。離子轟擊不僅通過物理濺射去除原子，更重要的是向表面化學反應提供啟用能（如破壞鍵合、清除揮發性產物），使化學反應速率在受轟擊的平面區域遠快於未受垂直轟擊的側壁區域，從而形成垂直刻蝕輪廓。側壁保護機制，如碳氟聚合物沉積或 SiO₂ 類鈍化層，則進一步抑制中性自由基的橫向侵蝕。

主要技術路徑

• 電容耦合等離子體 RIE（CCP‑RIE）：常用於介質刻蝕（矽氧化物、氮化物）。通過上下電極的射頻功率分配，獨立控制等離子體密度與離子能量，實現高各向異性。典型氣體體系為 CF₄/CHF₃、C₄F₈/Ar/O₂ 等。
• 電感耦合等離子體 RIE（ICP‑RIE）：常用於矽、金屬、化合物半導體深矽刻蝕。ICP 源產生高密度等離子體，晶圓臺另加射頻偏壓控制離子能量，可單獨最佳化密度與能量，獲得極高的深寬比和良好的均勻性。
• 深反應離子刻蝕（DRIE / Bosch 工藝）：專為極深矽刻蝕開發，交替進行 SF₆ 等離子體刻蝕（數秒）和 C₄F₈ 鈍化層沉積（數秒）。刻蝕臺階去除底部鈍化層並繼續刻蝕矽，側壁因鈍化保護不被侵蝕。每個迴圈消耗數奈米矽，形成微米級深處近乎垂直的側壁，但會留下扇貝狀粗糙度（scalloping）。也可改用低溫連續工藝（cryo‑DRIE）來抑制橫向刻蝕。
• 原子層刻蝕（ALE）：分兩步進行——先在表面形成一層自限制的化學修飾層（如通過化學吸附或反應），然後用低能離子轟擊僅去除該修飾層，暴露出新鮮表面進行下一週期。由於每一步去除量被控制在亞奈米級，且橫向分量極小，ALE 是各向異性最接近理想 1 的刻蝕方式，對於 EUV 光刻後的圖案轉移和極薄柵介質加工至關重要。

工藝視窗與挑戰 典型的工藝視窗由以下幾個引數的共同滿足決定：

• 側壁垂直度：通常要求 89°–91°，先進的鰭片或柵極刻蝕要求更接近 90°。
• 刻蝕選擇比：對掩膜（PR 或硬掩膜）的選擇比須足夠高，以保證掩膜厚度足以撐完刻蝕。高深寬比氧化層刻蝕常要求選擇比 > 10:1 [行業典型值]。
• 負載效應：刻蝕速率與區域性開口率相關，微觀負載（圖案密度差異）和宏觀負載（整體暴露面積）均需通過工藝調整（如新增惰性氣體、調節壓力與功率）來抑制。
• 縱橫比相關刻蝕（ARDE）：隨著深寬比增加，刻蝕速率顯著下降，因反應物輸運和副產物移除受限。需要在脈衝等離子體、溫度管理、氣體流量等多方面補償。

各向異性度 A 常被定義為 A = 1 − (E_h / E_v)，其中 E_h 為橫向刻蝕速率，E_v 為縱向刻蝕速率。理想各向異性 A=1，優秀幹法刻蝕可達到 0.95 以上，溼法刻蝕一般小於 0.1。

技術原理（最深）

核心機制：離子增強反應 刻蝕過程常被表述為“化學 + 物理”的協同：

• 反應性中性自由基（如 F*、CF₃*）吸附於表面，形成反應易發生的過渡態；
• 定向離子（如 Ar⁺、CF₃⁺）轟擊提供能量，打破產物-表面鍵合、誘導濺射，同時清潔表面；
• 表面反應產物必須具有足夠蒸氣壓以便脫附排出。

各向異性源於：離子能量輸入在側壁接近零（因為離子軌跡近乎平行側壁或轟擊機率極低），化學反應速率垂直作用於底面時遠高於側壁。

側壁鈍化模型 以聚合物前驅體（如 C₄F₈ 等離子體中形成的 CF₂ 自由基）在表面沉積為例，圖形底部的聚合物被離子轟擊移除，從而暴露新鮮表面供刻蝕持續進行；側壁則因缺乏離子轟擊而逐漸積累鈍化膜，阻擋橫向侵蝕。鈍化膜厚度（通常僅數奈米）決定了側壁淨橫向刻蝕量。Bosch 工藝通過迭代沉積與刻蝕實現穩健的側壁保護，但沉積與刻蝕的迴圈會在側壁留下週期性的扇貝形貌，現代工藝可將其峰谷高度差最佳化至幾奈米到十幾奈米量級 [行業公佈值]。

為了更直觀理解，可想像一個深孔的剖面放大型模型：

掩膜
  ||                         —— 頂部掩膜
  ||  <-- 離子垂直入射
  ||     側壁覆蓋鈍化聚合物
  ||     +++++++++++++++++++
  ||     +                 +  —— 側壁無刻蝕
  ||     +                 +
  ||     +    被刻蝕區域   +
  ||     +    (底面衝擊)   +
  ||     +++++++++++++++++++  —— 底部聚合物被轟擊去除，矽暴露並刻蝕
  ||                         —— 刻蝕前端以各向異性推進

關鍵引數方程式

1. 刻蝕速率（ER）：ER = (移除厚度 / 時間)，受氣體流量、壓力、等離子體功率、離子能量、晶圓溫度等影響。
2. 選擇比（S）：S₁₂ = ER₁ / ER₂，其中 ER₁ 為目標層刻蝕速率，ER₂ 為掩膜或停刻層刻蝕速率。高選擇比允許使用更薄的掩膜。
3. 各向異性度（A）：如上所述，A = 1 − (橫向速率 / 縱向速率)。當橫向速率趨於 0，A→1。
4. 深寬比（AR）：刻蝕深度 / 特徵寬度。現代 3D NAND 的溝道孔 AR 可超 100:1。
5. 均勻度：U% = ( (ER_max − ER_min) / (2 × ER_avg) ) × 100%，晶圓內和晶圓間均需嚴格控制。

工藝氣體示例 [行業公開資料]：

• 矽刻蝕：SF₆（常與 O₂、Ar 混合），HBr/Cl₂ 混合用於柵極矽刻蝕獲得高選擇比；
• 氧化矽刻蝕：CF₄、CHF₃、C₄F₈ 與 Ar/O₂ 組合；
• 氮化矽刻蝕：CH₂F₂、CHF₃ 等，需精準調節 C/F 比以平衡聚合物沉積與刻蝕；
• 金屬刻蝕（Al、TiN 等）：Cl₂、BCl₃ 體系。

技術演進史

• 1960 年代前：溼法化學刻蝕完全壟斷，以 HF、H₃PO₄ 等腐蝕液實現圖形轉移。均為各向同性，線寬控制差，已無法滿足數微米以下需求。
• 1970 年代：首臺桶式等離子體剝離裝置出現，開啟了幹法刻蝕。但早期僅有各向同性。隨後反應離子刻蝕（RIE）概念提出，在平板電極系統中利用陰極鞘層加速離子，首次實現方向性刻蝕。
• 1980 年代：電子迴旋共振（ECR）等離子體源開發，可產生高密度、低損傷等離子體；磁控增強 RIE（MERIE）提高刻蝕速率。這一時期各向異性刻蝕成為 MOS 積體電路圖形轉移的標準步驟。
• 1990 年代：電感耦合等離子體（ICP）源問世，將等離子體產生區域與晶圓偏壓分離，提供了前所未有的均勻性和控制能力。1996 年，Bosch 工藝專利授權，使深矽刻蝕的商業化成為可能，引爆 MEMS 繁榮。
• 2000–2010 年：隨著銅互連、應變矽、高 k 金屬柵極引入，刻蝕要求愈發苛刻。多重圖形（LELE、SADP/SAQP）技術興起，要求側壁粗糙度極低的刻蝕，推動了準原子層刻蝕的開發。
• 2010 年代至今：原子層刻蝕（ALE）進入量產，用於先進 FinFET 和 GAA 器件的極端精細線定義及 EUV 光刻後的缺陷修整。脈衝等離子體、低溫刻蝕、智慧終點檢測等支撐高深寬比工藝不斷突破。3D NAND 將垂直堆疊層數推至 300 層以上，刻蝕膜厚達數微米，對 ARDE 和側壁垂直度的要求進入新高度。

技術路線對比（量化表）

技術路線	刻蝕機理	各向異性度 A（估算）	典型深寬比	側壁形貌	選擇比（對掩膜）	速率	適用領域
溼法化學刻蝕	純化學反應	< 0.1 [典型值]	< 1:1	弧形/底切	可極高（材料選擇性）	高	大尺寸清洗、犧牲層去除
桶式/平行板等離子體（各向同性幹法）	中性自由基反應	< 0.1	< 1:1	圓弧形	中等	高	去膠、整體減薄
反應離子刻蝕（RIE）	離子增強反應+物理濺射	0.5–0.95	2:1 – 10:1	可垂直，微帶傾角	3:1 – 15:1 [典型]	中	介質層、矽的小型圖形
ICP 刻蝕	高密度等離子體+獨立偏壓	0.8–0.98	5:1 – 50:1	非常陡直，可 >89°	可最佳化至 >50:1（矽對氧化層）	高	深矽刻蝕、化合物半導體
DRIE (Bosch)	交替刻蝕與鈍化	0.95–0.999	可 > 50:1（MEMS）100:1 以上（TSV）	扇貝紋側壁	對掩膜極高（SiO₂ 可作掩膜）	極高（矽）	MEMS、3D 封裝 TSV
原子層刻蝕（ALE）	自限制修飾層+定向離子去除	趨近 1.000	刻蝕量小，應用有限深寬比工藝結合	近原子尺度平滑	幾乎無限（逐層停刻）	極低（每週期埃級）	先進邏輯 Fin/GAA、EUV 定義

注：表中數值均為行業典型範圍，具體資料隨工藝配方、裝置及材料組合變化。

上下游

上游產業鏈

• 刻蝕裝置整機：科林研發半導體（Lam Research）在介質刻蝕領域領先，東京電子（TEL）在矽/柵極刻蝕和介質刻蝕都有強勢地位，應用材料（AMAT）覆蓋金屬及部分介質刻蝕。國內代表廠商為中微半導體（介質刻蝕已進入 5 nm 產線）、北方華創（矽/金屬刻蝕）。裝置構成中，等離子體源（ICP 線圈、CCP 電極）、射頻電源、匹配網路為核心技術模組。
• 氣體與化學材料：高純特種電子氣體（SF₆、CF₄、C₄F₈、NF₃、Cl₂ 等），由林德、空氣化工、大陽日酸等國際氣體巨頭及國內華特氣體、金宏氣體等供應；氣體流量控制器、噴淋頭等部件同樣關鍵。
• 關鍵零部件：真空腔體、靜電卡盤（ESC）、矽環/陶瓷環、O 型密封圈、射頻濾波器等，涉及高階製造與材料。

下游應用

• 邏輯晶片：先進 FinFET 及 GAA 器件需要超高精度的柵極刻蝕、側牆刻蝕、接觸孔刻蝕，各向異性是保證溝道長度和寄生電容的關鍵。
• 儲存晶片：DRAM 的電容器深孔刻蝕要求極高深寬比、絕對對稱剖面；3D NAND 的垂直溝道孔刻蝕深達數微米，需同時穿透數十乃至上百層交疊薄膜，各向異性度直接決定儲存密度與良率。
• MEMS 與感測器：加速度計、微鏡、噴墨頭等均依賴 DRIE 形成深腔和懸臂結構。
• 先進封裝：矽通孔（TSV）技術為中道工序的 DRIE 大深寬比刻蝕，是三維整合的基石。

關鍵指標

• 臨界尺寸（CD）偏差：刻蝕後線寬與設計值的差異，先進邏輯通常要求 < ±1 nm。CD 均勻度直接反映各向異性控制的晶圓級一致性。
• 刻蝕速率（ER）：決定產能，追求在保持形貌和選擇比的前提下最大化。
• 選擇比（S）：對掩膜和對停止層/下層的選擇比。高選擇比有助於採用更薄掩膜提升光刻解析度，同時保護底層結構。
• 深寬比（AR）：工藝能力的重要標尺，同時影響 ARDE 程度。
• 側壁角度與粗糙度：常以 89.5° 以上為目標。原子層刻蝕可將側壁線粗糙度（LER）降至亞奈米。
• 缺陷密度：包括顆粒增加、微掩膜效應（由濺射副產物聚集導致草狀殘留）。各向異性刻蝕中側壁聚合物的剝落是缺陷源之一。
• 工藝重複性與裝置穩定性：MTBC（平均間清週期）和晶圓間/批次間均一性。

供需與市場資料

儘管無法引用精確的最新市場調研資料，但產業共識是刻蝕裝置已成為晶圓製造裝置支出中佔比最大的單一類別之一，且份額持續增長。先進製程（7 nm 及以下）的刻蝕步驟數可達 100 步以上，對高精度各向異性刻蝕裝置的需求是結構性趨勢。

全球刻蝕裝置市場高度集中，科林研發、東京電子、應用材料三大巨頭合計佔據絕大部分份額 [據公開行業資料估算]。其中，介質刻蝕和矽刻蝕領域，國產品牌中微公司、北方華創正在加速滲透，部分介質刻蝕裝置已達到國際先進產線量產水準。氣體及零部件高度依賴全球供應鏈，但國產化替代同樣正在加速。

市場波動受半導體資本支出週期影響，但長期增長動能來自技術升級：GAA 架構對原子層精度刻蝕的依賴、3D NAND 層數持續增加、先進封裝中高密度 TSV 的應用，均推動各向異性刻蝕裝置與工藝的價值量提升。

代表公司與資本對映

全球巨頭

• Lam Research（科林研發）：介質刻蝕領域技術領導者，其 Kiyo、Flex 系列產品在先進邏輯和 NAND 產線中廣泛採用，並推出了 ALE 專用平台。
• Tokyo Electron（東京電子）：在矽刻蝕及金屬/多晶矽柵極刻蝕具有優勢，其 Tactras 平台兼顧高深寬比與均勻性。
• Applied Materials（應用材料）：通過 Centris AdvantEdge 平台提供整合蝕刻解決方案，在金屬硬掩模刻蝕、介電層刻蝕等領域佔據重要位置。

國核心心玩家

• 中微半導體（AMEC）：CCP 介質刻蝕機已進入 5 nm 邏輯生產線，並積極拓展 3D NAND 超高深寬比刻蝕，其 Primo 平台效能比肩國際巨頭。
• 北方華創（NAURA）：具備 ICP 矽/金屬刻蝕全系列能力，在 MEMS 和先進封裝 TSV 刻蝕方面國內領先。
• 其他：瀋陽芯源微、屹唐半導體等在特定刻蝕/清洗細分領域參與競爭，形成國產裝置矩陣。

資本市場對映上，國內刻蝕裝置公司處於國產替代和先進工藝突破的雙重景氣週期，研發投入與訂單金額是觀察其成長性的核心指標。

產業觀察

1. 刻蝕步驟數線性增長：隨著電晶體結構從平面轉向 FinFET 再到 GAA，以及 3D NAND 層數上升，單顆晶片所需的各向異性刻蝕步驟持續增加，裝置需求量具有工藝驅動的上行壓力。
2. 原子層刻蝕滲透率提升：ALE 有望在 2 nm 及以下節點的關鍵定義層中成為必選項，技術壁壘高，先發裝置商通常具備更強的產品議價能力。
3. 國產替代加速：在地緣因素影響下，國內晶圓廠提升國產刻蝕裝置採購比例，國內龍頭的技術迭代與市場份額變化需要結合訂單、驗收和客戶匯入節奏觀察。
4. 高壁壘、高集中度：前三大裝置商壟斷格局穩固，盈利能力較強。需警惕週期性擴產放緩帶來的訂單波動，但長期技術演進趨勢仍是主要變數。
5. 關鍵零部件與氣體：特種氣體及核心零部件（ESC、射頻電源等）處於供應鏈上游，其需求變化應結合晶圓廠擴產、國產化認證和裝置出貨節奏評估。

常見誤讀糾偏

1. “各向異性刻蝕等於完全沒有橫向刻蝕”
   理想的各向異性 A=1 從未真正實現。實際工藝中，側壁總會存在極微小的橫向分量，表現為 CD 損失、側壁角度略小於 90° 或底部微小的 notch（切角）。工藝稱之為“幾乎垂直”。以 DRIE 為例，側壁的扇貝形貌就源於微弱的橫向刻蝕和鈍化間的博弈。

2. “Bosch 工藝能得到完全光滑的側壁”
   Bosch 工藝因週期性沉積與刻蝕，必然在側壁留下扇貝狀波紋，峰谷高度通常在幾奈米到十幾奈米範圍。雖然可通過縮短週期、最佳化引數減小粗糙度，但天然無法達到連續刻蝕（如低溫 DRIE）工藝的平整度。在微光學器件等要求光學級光滑側壁時，需要進行後處理（如溼法平滑或熱氧化後再腐蝕）。

3. “溼法刻蝕無法做到各向異性”
   存在特例：單晶矽在 KOH 溶液中沿 <100> 晶向和 <111> 晶向的刻蝕速率差異巨大，可形成由 {111} 面限定的傾角斜面（54.7°），它是一種基於晶向的各向異性。但在半導體工業語境下，各向異性刻蝕通常指代可以實現任意圖案垂直轉移的幹法工藝。

學習路徑

1. 入門讀物
   《半導體制造技術》（Michael Quirk, Julian Serda 著）第 10 章刻蝕。
   《超大規模積體電路製造技術》（James D. Plummer 等著）有關幹法刻蝕部分。
2. 專業教材
   《Plasma Etching: Fundamentals and Applications》（M. Sugawara 等著），深入理解等離子體物理與表面反應機制。
   《Principles of Plasma Discharges and Materials Processing》（Lieberman and Lichtenberg）提供放電理論和鞘層分析基礎。
3. 行業報告與論文
   • SEMI、Yole Développement 釋出的刻蝕裝置市場報告。
   • 國際學術期刊 Journal of Vacuum Science & Technology A/B、Applied Physics Letters 中關於 ALE、高深寬比刻蝕的前沿文章。
   • 頂會 IEDM、VLSI 技術論壇中器件工藝部分，常含最新刻蝕挑戰與解決方案。
4. 裝置廠商資料
   科林研發、東京電子、應用材料、中微公司的公開技術白皮書和會議演講，可提供實際工藝視窗和效能資料的方向參考。

一句話總結

各向異性刻蝕是晶片從平面設計走向立體結構的“雕刻刀”，其定向去除能力將光刻的二維線條變為三維物理實體，直接定義著當代半導體器件的形態與效能邊界。

延伸閱讀與來源

• 《Handbook of Semiconductor Manufacturing Technology》（Yoshio Nishi, Robert Doering 編）——刻蝕部分系統歸納了各工藝流派。
• “A review of plasma etching and its application to silicon micromachining” (J. Micromech. Microeng., 2000)——縱覽 DRIE 發展。
• “Atomic layer etching: rethinking a key process in semiconductor fabrication”（Nature Communications, 2018）——闡述 ALE 原理與應用前景。
• 科林研發半導體技術部落格（可公開獲取的工藝見解）。
• SEMI 年度半導體裝置市場統計報告、Yole 關於刻蝕裝置的年度報告——提供全球供需與競爭格局的量化指標。
• 中微半導體官網產品介紹、北方華創投資者關係公告——反映國產裝置能力與業績展望。

（注：因無法即時檢索，以上文獻和廠商資料採用行業常識引用，具體資料性事實請以最新公開報告為準。）