Base Die
1. 3 秒看懂
Base Die（逻辑基底芯片，又称 Logic Base Die，Logic Die）是位于 HBM 堆叠最底层的一颗逻辑芯片。它不存储任何数据，而是充当整个 HBM 堆叠的控制器与接口中枢，负责调度来自 GPU/CPU/AI 加速器的读写指令，管理信号缓冲、时序对齐、错误纠正、测试修复与电源分配，并通过中介层与主计算芯片直接通信。
一句话定位：若将 HBM 比作一栋高层仓库，DRAM 层是存储货架，Base Die 就是调度室、货梯控制系统与安防监控的总成。
2. 3 分钟产业解释
在高性能计算与 AI 大模型训练/推理芯片中，HBM 已成为事实标准存储器方案。HBM 的物理结构为“逻辑基底 + 多层 DRAM 垂直堆叠”，各层之间通过硅通孔和微凸点/混合键合互联，整体再安装于硅中介层之上，与 GPU/ASIC 并排封装。
Base Die 就是这一垂直堆叠的“大脑”。它接收来自处理器的读写指令，经缓冲、解析、重驱动后分发至上方 DRAM 层，同时承担 ECC 纠错、内置自测试、冗余修复、多域调压、温度监控等功能。当前 HBM 产品（HBM3/HBM3E）中，Base Die 通常由存储原厂自行设计，采用成熟制程制造。但从 2025 年起，以英伟达为代表的系统厂商已启动自研 Base Die 计划，试图将逻辑层设计主导权从存储厂转移至自身，以追求与自家 GPU 架构的深度耦合，在信号完整性、功耗与延迟上实现极致优化。这一趋势若落地，将重塑 HBM 供应链的分工格局。
3. 技术原理
Base Die 的本质是“协议转换 + 堆叠管理”引擎。其上侧通过微凸点/混合键合与多层 DRAM 互联，下侧通过硅中介层走线与计算芯片通信。以下以 ASCII 框图示意 HBM 堆叠分层结构：
+---------------------+ ← GPU / CPU / AI 加速器 (SoC)
| Compute Die |
+----------+----------+
| (Interposer 走线，毫米级)
+----------+----------+
| Logic Base Die | ← 本概念核心
| ┌──────────────┐ |
| │ PHY · 缓冲 │ |
| │ BIST · 修复 │ |
| │ 电源 · 热管理│ |
| └──────────────┘ |
+--+---+---+---+-----+
| | | | ← 微凸点 / 混合键合
+--+---+---+---+-----+
| DRAM Stack 1 |
+--------------------+
| DRAM Stack 2 |
+--------------------+
| ... |
+--------------------+
3.1 功能模块拆解
Base Die 内部功能并非单一“内存控制器”，而是一个分层协作的子系统：
- PHY 物理层：驱动中介层上的高速并行/串行接口，完成信号均衡、时钟数据恢复、重定时，保证毫米级走线上的信号完整性。HBM3/E 典型单引脚速率已达 6.4 Gbps，HBM4 规划速率更高，对 PHY 的均衡器与重定时器设计要求更严苛。（JEDEC HBM3 标准）
- 通道管理与缓冲：HBM 标准将 1024-bit 总线划分为多个伪通道，每通道具备独立命令/地址/数据通路。Base Die 需为每个通道提供独立缓冲与调度逻辑，管理各 DRAM 层之间的时序偏差。
- 测试与修复电路：出厂前执行内置自测试，检测并屏蔽 DRAM 阵列缺陷，通过冗余行/列替换提升良率。同时协同验证 TSV 的完整性。
- 电源管理单元：嵌入多域电压调节模块或至少电源开关网络，为各 DRAM 层提供分级电压，并可实施动态电压频率调整策略。
- 热传感器与监控：分布在基底中的温度传感器实时回传堆叠热状态，支撑热管理决策。
3.2 通信模型边界
Base Die 与计算芯片之间的数据传输属于片外互连，但因中介层走线极短（毫米级），时延和功耗远优于 PCB 走线。需注意：分布式训练中的梯度 AllReduce、MoE 场景下的 All-to-All 通信发生在 GPU 网络域，Base Die 作为存储器子系统，主要影响模型参数加载/存储时的存取带宽与延迟，不直接参与计算通信原语。
4. 关键参数
由于具体产品的详细电气参数在各原厂数据手册中属保密范围，以下基于 JEDEC 公开标准与行业共识定性列出核心关注维度：
| 参数维度 | 行业关注点 | 数据来源/口径 |
|---|---|---|
| 接口速率 | 单引脚数据率（Gbps/pin），决定 HBM 总带宽 | JEDEC HBM3: 6.4 Gbps；HBM3E 更高；HBM4 规划中 |
| 单位带宽功耗 | pJ/bit，从 PHY 到 TSV 的总能效 | 具体数值公开资料未见 |
| 最大支持堆叠层数 | Base Die 驱动能力决定可管理 DRAM 层数上限 | HBM3/E 典型为 8/12 层 |
| TSV 信号完整性 | 均衡器性能、误码率 | 各厂未公开，先进制程可提供更好补偿 |
| 测试覆盖率 | BIST 覆盖率与修复效率，影响良率 | 各厂内部数据 |
| 封装兼容性 | 适配 CoWoS-S/L/R 等中介层方案的间距与凸点布局 | 依赖台积电等封装厂规范 |
| 制程节点 | 影响功耗、面积、驱动能力 | 2025 年主流为成熟制程；英伟达计划 3 nm（2027+） |
5. 技术路线
5.1 路线对比
| 维度 | 传统 DRAM 原厂自研 Base Die | 系统厂商自研 Base Die（英伟达计划） |
|---|---|---|
| 设计主导权 | 存储原厂（SK 海力士、三星） | GPU/ASIC 厂商 |
| 制程节点 | 成熟制程（≥14 nm，行业推断） | 拟用 3 nm（《科创板日报》2025-07-18） |
| 优化目标 | 通用性，适配多种处理器接口 | 深度耦合自家 GPU 架构，功耗与信号针对性优化 |
| 功能复杂度 | 标准 PHY + 测试 + 基础电源管理 | 可能集成协议解析、智能预取、部分近存储计算 |
| 供应链模式 | 垂直整合，存储厂提供完整堆叠 | 独立设计 + 代工生产，DRAM 堆叠与逻辑基底分离 |
| 首次量产时间 | 已量产 | 预计 2027 年下半年小量试产 |
5.2 未来演进：逻辑层去耦合
公开报道与行业分析（如 Businesskorea）指出，未来可能走向“逻辑层去耦合”模式：Base Die 由系统厂商或第三方设计、采用先进逻辑制程代工，DRAM 堆叠仍由存储原厂制造，两者通过标准化键合接口组装。若此模式落地，将催生独立的设计服务与 IP 授权环节，对 HBM 生态结构产生深远影响。具体标准化进展（如 JEDEC 是否定义开放式逻辑底座接口）截至 2025 年 7 月公开资料未见明确结论。
6. 上游
Base Die 产业链上游主要包括：
- IP 与 EDA 供应商：提供高速并行 PHY IP、Die-to-Die 接口 IP（如 UCIe、BoW）、先进封装协同设计工具。主要玩家：Cadence、Synopsys、Alphawave Semi 等。若系统厂商自研 Base Die 规模化，IP 授权需求将显著增长。
- 晶圆代工厂：逻辑层芯片的核心制造环节。先进节点路线（如 3 nm）依赖台积电 N3 或三星 GAA 工艺；成熟节点可由台积电成熟制程线、联电、格芯等供应。截至 2025 年，英伟达自研 Base Die 报道指向台积电（《科创板日报》）。
- 封装基板与中介层供应商：硅中介层制造、TSV 形成、微凸点制备。主要由台积电（CoWoS-S/L/R）、三星（I-Cube）、Intel（EMIB）等提供。中介层的工艺质量直接影响 Base Die 下侧接口的信号完整性与良率。
- 设备与材料：TSV 刻蚀/填充设备（应用材料、泛林），临时键合/解键合设备，先进封装用光刻胶与 CMP 耗材等。
7. 下游
Base Die 的下游可分为三个层次：
- HBM 集成商：以 SK 海力士、三星、美光为代表的存储原厂，将 Base Die 与 DRAM 晶圆层通过 TSV 堆叠键合为完整 HBM 模组。若“去耦合”模式成型，集成环节的责任主体可能从单一原厂变为多方协作。
- 系统级封装集成商：主要是台积电等具备 CoWoS 能力的封装厂，负责将 HBM 堆叠与计算芯片在中介层上完成异构集成，最终交付 BGA 封装成品。英伟达、AMD、博通等作为客户定义最终封装方案。
- 终端用户：AI 服务器厂商（如超微、广达、纬颖）、云服务商（AWS、微软 Azure、谷歌 Cloud）、超算中心等。这些最终用户对 HBM 的带宽、功耗与可靠性指标提出需求，间接牵引 Base Die 的技术方向。
8. 受益公司
以下基于 2025 年 7 月公开信息梳理，不构成任何投资建议或推荐：
| 公司 | 与 Base Die 的关联 | 公开信源 |
|---|---|---|
| SK 海力士 | 当前 HBM 领先供应商，Base Die 设计能力成熟，2025 年 GTC 展出 Logic Die 结构 | Businesskorea |
| 三星电子 | 同时具备逻辑制程与存储产线，垂直整合 Base Die 生产，加码 HBM 竞争 | Businesskorea |
| 英伟达 | 已启动自研 Base Die，计划 2027 年下半年小量试产，若成功将扩展对 HBM 生态掌控力 | 《科创板日报》2025-07-18 |
| 台积电 | 若系统厂商自研 Base Die 采用先进制程与 CoWoS 封装，台积电将获代工与封装双线受益 | 行业逻辑推断 |
| Cadence/Synopsys | 受益于更多厂商定制 Base Die 带来的设计工具、PHY IP 与验证 IP 需求 | 行业逻辑推断 |
| 美光科技 | HBM 市场第三大竞争方，Base Die 设计与集成能力为参与竞争的必要条件 | 未单独披露 Base Die 策略细节 |
9. 市场规模
截至 2025 年 7 月，公开资料未见以“Base Die”为独立口径的市场规模统计。原因在于 Base Die 并非独立销售的商品，而是 HBM 堆叠的组成部分，其价值嵌入 HBM 整体模块。
可参考的间接数据：
- HBM 整体市场：第三方研究机构（如 Yole、TrendForce）预测 HBM 市场规模将从 2023 年约 40 亿美元增长至 2025 年约 100–150 亿美元量级，但具体数字随 AI 资本开支波动较大，且各家统计口径（出货量/营收/需求）有差异。
- Base Die 隐含价值量：基于行业逻辑，Base Die 在 HBM 堆叠成本中的占比尚无公开拆分。若未来先进制程 Base Die 成为独立代工产品，其价值量占比可能随制程升级而提高，并可作为独立细分市场观测。
若系统厂商自研 Base Die 趋势落地，将出现“逻辑底座设计服务 + 代工”可分离的市场颗粒度，届时研究机构可能单独统计相关收入动向。当前建议通过跟踪 HBM 总体市场规模及代工厂先进封装营收，间接判断 Base Die 的增长潜力。
10. 玩家对比
由于各厂商 Base Die 的具体参数未公开，以下基于可获信源的定性对比：
| 对比维度 | SK 海力士 | 三星电子 | 美光科技 | 英伟达（预期） |
|---|---|---|---|---|
| 当前 HBM 市场份额 | 领先（2023–2024 年约 50%+，第三方估算） | 第二梯队 | 第三，追赶中 | 不直接供应 HBM |
| Base Die 设计策略 | 自主研发，成熟制程，与 DRAM 深度耦合 | 垂直整合，逻辑制程内部协同 | 未详细披露 | 自研，3 nm 先进制程 |
| 代表产品 | HBM3E，为英伟达 H200/B200 供货 | HBM3E，竞争英伟达/AMD 订单 | HBM3E，产能爬坡 | 2027 年首款自研 Base Die 预期 |
| 差异化方向 | 堆叠良率、量产规模、封装协同 | 逻辑＋存储一体化整合 | 成本竞争力、客户定制 | 与自家 GPU 架构深度耦合 |
| 关键合作伙伴 | 台积电（封装） | 自有封装线+台积电 | 台积电 | 台积电（代工+封装） |
注：市场份额数据来自第三方研究报告间接引用，具体年份与统计口径（收入/出货量）各源存在差异，以上仅反映相对格局，不宜作为精确量化依据。
11. 风险
11.1 技术风险
- 先进制程良率与成本：若 Base Die 转向 3 nm 等先进节点，掩膜费用、设计复杂度与缺陷密度风险显著上升，而 HBM 对单位成本极为敏感。先进制程与 DRAM 成熟制程的良率匹配是量产核心瓶颈。
- 堆叠键合兼容性：不同制程的 Base Die 与 DRAM 层之间存在热膨胀系数差异与界面应力问题，混合键合方案对表面平整度要求极高。
- 信号完整性与功耗天花板：随速率提升，中介层长距离走线的信号衰减与串扰成为瓶颈，Base Die 的均衡与补偿能力需要代际跨越。
11.2 供应链风险
- 单点依赖：先进制程逻辑代工与 CoWoS 封装均高度依赖台积电，若产能紧张或地缘事件冲击，Base Die 供应可能间接承压。
- 标准化不确定性：若 JEDEC 未来定义开放式 Base Die 接口标准，差异化空间可能收窄，前期的定制化投入面临贬值风险。但截至 2025 年 7 月，尚无此类标准化的公开时间表。
11.3 竞争风险
- 存储原厂捍卫生态壁垒：系统厂商自研 Base Die 可能引发存储原厂的应对，例如强化捆绑销售或限制 DRAM 层与第三方逻辑层的适配支持。
- 技术路线分歧：HBM4 及未来标准在逻辑层功能划分上存在分歧，若行业选择不同于自研路线的方向，相关投入回报存不确定性。
12. 误读纠偏
误读 1：“Base Die 就是 DRAM 芯片底层，也存储数据。” 纠偏：Base Die 内部不含任何 DRAM 存储阵列。其本质是全逻辑电路，负责传输、控制、修复与电源管理，不做数据持久存储。将之理解为“带存储的底层”是完全错误的。
误读 2：“Base Die 和 Interposer 是同一个东西。” 纠偏：Interposer（硅中介层）是封装基板上承载多颗芯片的硅转接板，可能无源也可能有源；Base Die 是 HBM 堆叠内部的一个独立逻辑芯片，位于 DRAM 叠层底部，焊接在中介层之上。两者物理相邻但功能迥异——简单而言，中介层是“楼层地板”，Base Die 是堆叠的“底层控制室”。
误读 3：“Base Die 就是一个完整的 DRAM 内存控制器。” 纠偏：传统 DRAM 控制器中的命令队列、重排序、刷新调度等复杂主控逻辑通常位于 Host/GPU 侧。Base Die 主要承担 PHY 物理层、测试修复、电源/时钟管理等功能，不包含完整的命令调度与仲裁器。两者的功能边界是明确分离的。
误读 4：“自研 Base Die 就意味着英伟达要自己造 HBM 了。” 纠偏：自研 Base Die 不等于自研 DRAM 堆叠。英伟达等厂商的规划是设计逻辑基底，DRAM 层大概率仍采购自存储原厂，只不过将逻辑层的设计权拿到自己手里，以追求更优的系统级协同优化。这是供应链分工的重新划分，而非垂直整合吞并整个 HBM 制造。
13. 最新事件
13.1 英伟达自研 Base Die 计划（2025 年 7 月）
2025 年 7 月 18 日，《科创板日报》援引《台湾工商时报》报道称，英伟达启动自研 HBM Base Die 计划，制程节点定在 3 nm，预计 2027 年下半年开始小量试产。该计划旨在将 HBM 逻辑基底的设计掌握在自己手中，以提升与下一代 GPU 架构的耦合度。此动态标志着系统厂商首次向上游渗透至 HBM 内部核心逻辑层设计，可能开启产业链格局重构。（来源：cls.cn/detail/2117845）
13.2 SK 海力士与三星的 Base Die 竞争（2025 年）
据 Businesskorea 报道，SK 海力士在 GTC 2025 展会上着重展示了 HBM 结构模型中的 Logic Die 位置，突出自身在逻辑基底领域的理解优势。同期三星电子加大了对 HBM Base Die 的投入与公开讨论力度，两家韩国存储巨头在 Base Die 上的竞争正从幕后走向台前。
13.3 HBM4 标准预期（2024–2025 年）
JEDEC 持续推进 HBM4 标准制定，行业普遍预期 HBM4 将进一步拓宽接口位宽并提升速率。若此标准对逻辑层提出新的均衡、测试或管理要求，将直接影响 Base Die 的功能复杂度与制程选择。截至 2025 年 7 月，具体规范尚未公开发布。
14. 跟踪指标
对于关注 Base Die 产业动态的研究者，建议持续跟踪以下指标：
- HBM 代际迁移节点：关注 JEDEC HBM4 标准正式发布时间及关键技术参数，特别是逻辑层功能划分与接口规范变化。
- 先进制程导入信号：跟踪英伟达自研 Base Die 的流片进展（预计 2026–2027 年）、台积电 N3/N2 工艺的 HPC 应用订单，以及三星/英特尔在逻辑基底代工上的竞逐。
- 系统厂商自研动态：除英伟达外，关注 AMD、博通、谷歌（TPU 系列）、亚马逊（Trainium/Inferentia）等是否跟进自研 Base Die 路线。
- 封装产能与技术迭代：台积电 CoWoS 产能扩张计划、中介层间距微缩、混合键合量产进度，这些直接影响 Base Die 与其物理互连环境。
- IP/EDA 厂商收入变化：Cadence、Synopsys 的高带宽内存接口 IP 授权与新客户数量可作为 Base Die 设计活动活跃度的侧面指标。
- 存储原厂市场份额与供应链格局：SK 海力士、三星、美光的 HBM 出货量变化、客户分布，以及原厂对第三方逻辑底座策略的公开回应。
15. 信源
本文所引用的公开信息源如下：
- 《科创板日报》2025-07-18 报道 [cls.cn/detail/2117845]：英伟达启动自研 HBM Base Die，制程 3 nm，预计 2027 年下半年小量试产。
- Businesskorea 报道 [businesskorea]：三星与 SK 海力士在 HBM Base Die 上的竞争加剧，SK 海力士在 GTC 2025 展示 Logic Die 模型位置。
- JEDEC HBM3 公开标准文档（定义通道数、数据宽度、速率等级等规范性参数）。
- 台积电 CoWoS 封装技术公开资料（理解 Base Die 与硅中介层互连的物理环境）。
- 行业分析机构 Yole/TrendForce 关于 HBM 市场的分析报告（间接参考市场规模区间，未直接引用具体数字）。
- 各公司公开演讲、官方博客、技术论文与财报。
注：因 Base Die 作为 HBM 内部组件，非独立产品，其详细电气参数、内部架构图及各厂商成本拆分均属商业保密范畴。文中未标注具体来源的行业逻辑推断已明确标示，具体工程参数以各厂商正式数据手册为准。所有市场份额与财务数字，除另有年份与口径标注外，均为行业估算区间，不构成精确财务引用。