Base Die

1. 3 秒看懂

Base Die（邏輯基底晶片，又稱 Logic Base Die，Logic Die）是位於 HBM 堆疊最底層的一顆邏輯晶片。它不儲存任何資料，而是充當整個 HBM 堆疊的控制器與介面中樞，負責排程來自 GPU/CPU/AI 加速器的讀寫指令，管理訊號緩衝、時序對齊、錯誤糾正、測試修復與電源分配，並通過中介層與主計算晶片直接通訊。

一句話定位：若將 HBM 比作一棟高層倉庫，DRAM 層是儲存貨架，Base Die 就是排程室、貨梯控制系統與安防監控的總成。

2. 3 分鐘產業解釋

在高效能運算與 AI 大型模型訓練/推論晶片中，HBM 已成為事實標準儲存器方案。HBM 的物理結構為“邏輯基底 + 多層 DRAM 垂直堆疊”，各層之間通過矽通孔和微凸點/混合鍵合互聯，整體再安裝於矽中介層之上，與 GPU/ASIC 並排封裝。

Base Die 就是這一垂直堆疊的“大腦”。它接收來自處理器的讀寫指令，經緩衝、解析、重驅動後分發至上方 DRAM 層，同時承擔 ECC 糾錯、內建自測試、冗餘修復、多域調壓、溫度監控等功能。當前 HBM 產品（HBM3/HBM3E）中，Base Die 通常由儲存原廠自行設計，採用成熟製程製造。但從 2025 年起，以輝達為代表的系統廠商已啟動自研 Base Die 計劃，試圖將邏輯層設計主導權從儲存廠轉移至自身，以追求與自家 GPU 架構的深度耦合，在訊號完整性、功耗與延遲上實現極致最佳化。這一趨勢若落地，將重塑 HBM 供應鏈的分工格局。

3. 技術原理

Base Die 的本質是“協議轉換 + 堆疊管理”引擎。其上側通過微凸點/混合鍵合與多層 DRAM 互聯，下側通過矽中介層走線與計算晶片通訊。以下以 ASCII 框圖示意 HBM 堆疊分層結構：

+---------------------+      ← GPU / CPU / AI 加速器 (SoC)
|    Compute Die      |
+----------+----------+
           |   (Interposer 走線，毫米級)
+----------+----------+
|   Logic Base Die    |      ← 本概念核心
|  ┌──────────────┐   |
|  │ PHY · 緩衝   │   |
|  │ BIST · 修復  │   |
|  │ 電源 · 熱管理│   |
|  └──────────────┘   |
+--+---+---+---+-----+
   |   |   |   |             ← 微凸點 / 混合鍵合
+--+---+---+---+-----+
|    DRAM Stack 1     |
+--------------------+
|    DRAM Stack 2     |
+--------------------+
|       ...           |
+--------------------+

3.1 功能模組拆解

Base Die 內部功能並非單一“記憶體控制器”，而是一個分層協作的子系統：

• PHY 物理層：驅動中介層上的高速並行/序列介面，完成訊號均衡、時鐘資料恢復、重定時，保證毫米級走線上的訊號完整性。HBM3/E 典型單引腳速率已達 6.4 Gbps，HBM4 規劃速率更高，對 PHY 的均衡器與重定時器設計要求更嚴苛。（JEDEC HBM3 標準）
• 通道管理與緩衝：HBM 標準將 1024-bit 匯流排劃分為多個偽通道，每通道具備獨立命令/地址/資料通路。Base Die 需為每個通道提供獨立緩衝與排程邏輯，管理各 DRAM 層之間的時序偏差。
• 測試與修復電路：出廠前執行內建自測試，檢測並遮蔽 DRAM 陣列缺陷，通過冗餘行/列替換提升良率。同時協同驗證 TSV 的完整性。
• 電源管理單元：嵌入多域電壓調節模組或至少電源開關網路，為各 DRAM 層提供分級電壓，並可實施動態電壓頻率調整策略。
• 熱感測器與監控：分佈在基底中的溫度感測器即時回傳堆疊熱狀態，支撐熱管理決策。

3.2 通訊模型邊界

Base Die 與計算晶片之間的資料傳輸屬於片外互連，但因中介層走線極短（毫米級），時延和功耗遠優於 PCB 走線。需注意：分散式訓練中的梯度 AllReduce、MoE 場景下的 All-to-All 通訊發生在 GPU 網路域，Base Die 作為儲存器子系統，主要影響模型引數載入/儲存時的存取頻寬與延遲，不直接參與計算通訊原語。

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4. 關鍵引數

由於具體產品的詳細電氣引數在各原廠資料手冊中屬保密範圍，以下基於 JEDEC 公開標準與行業共識定性列出核心關注維度：

引數維度	行業關注點	資料來源/口徑
介面速率	單引腳資料率（Gbps/pin），決定 HBM 總頻寬	JEDEC HBM3: 6.4 Gbps；HBM3E 更高；HBM4 規劃中
單位頻寬功耗	pJ/bit，從 PHY 到 TSV 的總能效	具體數值公開資料未見
最大支援堆疊層數	Base Die 驅動能力決定可管理 DRAM 層數上限	HBM3/E 典型為 8/12 層
TSV 訊號完整性	均衡器效能、誤位元速率	各廠未公開，先進製程可提供更好補償
測試覆蓋率	BIST 覆蓋率與修復效率，影響良率	各廠內部資料
封裝相容性	適配 CoWoS-S/L/R 等中介層方案的間距與凸點版面配置	依賴台積電等封裝廠規範
製程節點	影響功耗、面積、驅動能力	2025 年主流為成熟製程；輝達計劃 3 nm（2027+）

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5. 技術路線

5.1 路線對比

維度	傳統 DRAM 原廠自研 Base Die	系統廠商自研 Base Die（輝達計劃）
設計主導權	儲存原廠（SK 海力士、三星）	GPU/ASIC 廠商
製程節點	成熟製程（≥14 nm，行業推斷）	擬用 3 nm（《科創板日報》2025-07-18）
最佳化目標	通用性，適配多種處理器介面	深度耦合自家 GPU 架構，功耗與訊號針對性最佳化
功能複雜度	標準 PHY + 測試 + 基礎電源管理	可能整合協議解析、智慧預取、部分近儲存計算
供應鏈模式	垂直整合，儲存廠提供完整堆疊	獨立設計 + 代工生產，DRAM 堆疊與邏輯基底分離
首次量產時間	已量產	預計 2027 年下半年小量試產

5.2 未來演進：邏輯層去耦合

公開報道與行業分析（如 Businesskorea）指出，未來可能走向“邏輯層去耦合”模式：Base Die 由系統廠商或第三方設計、採用先進邏輯製程代工，DRAM 堆疊仍由儲存原廠製造，兩者通過標準化鍵合介面組裝。若此模式落地，將催生獨立的設計服務與 IP 授權環節，對 HBM 生態結構產生深遠影響。具體標準化進展（如 JEDEC 是否定義開放式邏輯底座介面）截至 2025 年 7 月公開資料未見明確結論。

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6. 上游

Base Die 產業鏈上游主要包括：

• IP 與 EDA 供應商：提供高速並行 PHY IP、Die-to-Die 介面 IP（如 UCIe、BoW）、先進封裝協同設計工具。主要玩家：Cadence、Synopsys、Alphawave Semi 等。若系統廠商自研 Base Die 規模化，IP 授權需求將顯著增長。
• 晶圓代工廠：邏輯層晶片的核心製造環節。先進節點路線（如 3 nm）依賴台積電 N3 或三星 GAA 工藝；成熟節點可由台積電成熟製程線、聯電、格芯等供應。截至 2025 年，輝達自研 Base Die 報道指向台積電（《科創板日報》）。
• 封裝基板與中介層供應商：矽中介層製造、TSV 形成、微凸點製備。主要由台積電（CoWoS-S/L/R）、三星（I-Cube）、Intel（EMIB）等提供。中介層的工藝質量直接影響 Base Die 下側介面的訊號完整性與良率。
• 裝置與材料：TSV 刻蝕/填充裝置（應用材料、科林研發），臨時鍵合/解鍵合裝置，先進封裝用光刻膠與 CMP 耗材等。

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7. 下游

Base Die 的下游可分為三個層次：

• HBM 整合商：以 SK 海力士、三星、美光為代表的儲存原廠，將 Base Die 與 DRAM 晶圓層通過 TSV 堆疊鍵合為完整 HBM 模組。若“去耦合”模式成型，整合環節的責任主體可能從單一原廠變為多方協作。
• 系統級封裝整合商：主要是台積電等具備 CoWoS 能力的封裝廠，負責將 HBM 堆疊與計算晶片在中介層上完成異構整合，最終交付 BGA 封裝成品。輝達、AMD、博通等作為客戶定義最終封裝方案。
• 終端使用者：AI 伺服器廠商（如超微、廣達、緯穎）、雲端服務商（AWS、微軟 Azure、Google Cloud）、超算中心等。這些終端使用者對 HBM 的頻寬、功耗與可靠性指標提出需求，間接牽引 Base Die 的技術方向。

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8. 受益公司

以下基於 2025 年 7 月公開資訊梳理，不構成任何投資建議或推薦：

公司	與 Base Die 的關聯	公開信源
SK 海力士	當前 HBM 領先供應商，Base Die 設計能力成熟，2025 年 GTC 展出 Logic Die 結構	Businesskorea
三星電子	同時具備邏輯製程與儲存產線，垂直整合 Base Die 生產，加碼 HBM 競爭	Businesskorea
輝達	已啟動自研 Base Die，計劃 2027 年下半年小量試產，若成功將擴充套件對 HBM 生態掌控力	《科創板日報》2025-07-18
台積電	若系統廠商自研 Base Die 採用先進製程與 CoWoS 封裝，台積電將獲代工與封裝雙線受益	行業邏輯推斷
Cadence/Synopsys	受益於更多廠商定製 Base Die 帶來的設計工具、PHY IP 與驗證 IP 需求	行業邏輯推斷
美光科技	HBM 市場第三大競爭方，Base Die 設計與整合能力為參與競爭的必要條件	未單獨揭露 Base Die 策略細節

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9. 市場規模

截至 2025 年 7 月，公開資料未見以“Base Die”為獨立口徑的市場規模統計。原因在於 Base Die 並非獨立銷售的商品，而是 HBM 堆疊的組成部分，其價值嵌入 HBM 整體模組。

可參考的間接資料：

• HBM 整體市場：第三方研究機構（如 Yole、TrendForce）預測 HBM 市場規模將從 2023 年約 40 億美元增長至 2025 年約 100–150 億美元量級，但具體數字隨 AI 資本支出波動較大，且各家統計口徑（出貨量/營收/需求）有差異。
• Base Die 隱含價值量：基於行業邏輯，Base Die 在 HBM 堆疊成本中的佔比尚無公開拆分。若未來先進製程 Base Die 成為獨立代工產品，其價值量佔比可能隨製程升級而提高，並可作為獨立細分市場觀測。

若系統廠商自研 Base Die 趨勢落地，將出現“邏輯底座設計服務 + 代工”可分離的市場顆粒度，屆時研究機構可能單獨統計相關營收動向。當前建議通過追蹤 HBM 總體市場規模及代工廠先進封裝營收，間接判斷 Base Die 的增長潛力。

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10. 玩家對比

由於各廠商 Base Die 的具體引數未公開，以下基於可獲信源的定性對比：

對比維度	SK 海力士	三星電子	美光科技	輝達（預期）
當前 HBM 市場份額	領先（2023–2024 年約 50%+，第三方估算）	第二梯隊	第三，追趕中	不直接供應 HBM
Base Die 設計策略	自主研發，成熟製程，與 DRAM 深度耦合	垂直整合，邏輯製程內部協同	未詳細揭露	自研，3 nm 先進製程
代表產品	HBM3E，為輝達 H200/B200 供貨	HBM3E，競爭輝達/AMD 訂單	HBM3E，產能爬坡	2027 年首款自研 Base Die 預期
差異化方向	堆疊良率、量產規模、封裝協同	邏輯＋儲存一體化整合	成本競爭力、客戶定製	與自家 GPU 架構深度耦合
關鍵合作伙伴	台積電（封裝）	自有封裝線+台積電	台積電	台積電（代工+封裝）

注：市場份額資料來自第三方研究報告間接引用，具體年份與統計口徑（營收/出貨量）各源存在差異，以上僅反映相對格局，不宜作為精確量化依據。

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11. 風險

11.1 技術風險

• 先進製程良率與成本：若 Base Die 轉向 3 nm 等先進節點，掩膜費用、設計複雜度與缺陷密度風險顯著上升，而 HBM 對單位成本極為敏感。先進製程與 DRAM 成熟製程的良率匹配是量產核心瓶頸。
• 堆疊鍵合相容性：不同製程的 Base Die 與 DRAM 層之間存在熱膨脹係數差異與介面應力問題，混合鍵合方案對錶面平整度要求極高。
• 訊號完整性與功耗天花板：隨速率提升，中介層長距離走線的訊號衰減與串擾成為瓶頸，Base Die 的均衡與補償能力需要代際跨越。

11.2 供應鏈風險

• 單點依賴：先進製程邏輯代工與 CoWoS 封裝均高度依賴台積電，若產能緊張或地緣事件衝擊，Base Die 供應可能間接承壓。
• 標準化不確定性：若 JEDEC 未來定義開放式 Base Die 介面標準，差異化空間可能收窄，前期的定製化投入面臨貶值風險。但截至 2025 年 7 月，尚無此類標準化的公開時間表。

11.3 競爭風險

• 儲存原廠捍衛生態壁壘：系統廠商自研 Base Die 可能引發儲存原廠的應對，例如強化捆綁銷售或限制 DRAM 層與第三方邏輯層的適配支援。
• 技術路線分歧：HBM4 及未來標準在邏輯層功能劃分上存在分歧，若行業選擇不同於自研路線的方向，相關投入回報存不確定性。

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12. 誤讀糾偏

誤讀 1：“Base Die 就是 DRAM 晶片底層，也儲存資料。” 糾偏：Base Die 內部不含任何 DRAM 儲存陣列。其本質是全邏輯電路，負責傳輸、控制、修復與電源管理，不做資料持久儲存。將之理解為“帶儲存的底層”是完全錯誤的。

誤讀 2：“Base Die 和 Interposer 是同一個東西。” 糾偏：Interposer（矽中介層）是封裝基板上承載多顆晶片的矽轉接板，可能無源也可能有源；Base Die 是 HBM 堆疊內部的一個獨立邏輯晶片，位於 DRAM 疊層底部，焊接在中介層之上。兩者物理相鄰但功能迥異——簡單而言，中介層是“樓層地板”，Base Die 是堆疊的“底層控制室”。

誤讀 3：“Base Die 就是一個完整的 DRAM 記憶體控制器。” 糾偏：傳統 DRAM 控制器中的命令佇列、重排序、重新整理排程等複雜主控邏輯通常位於 Host/GPU 側。Base Die 主要承擔 PHY 物理層、測試修復、電源/時鐘管理等功能，不包含完整的命令排程與仲裁器。兩者的功能邊界是明確分離的。

誤讀 4：“自研 Base Die 就意味著輝達要自己造 HBM 了。” 糾偏：自研 Base Die 不等於自研 DRAM 堆疊。輝達等廠商的規劃是設計邏輯基底，DRAM 層大機率仍採購自儲存原廠，只不過將邏輯層的設計權拿到自己手裡，以追求更優的系統級協同最佳化。這是供應鏈分工的重新劃分，而非垂直整合吞併整個 HBM 製造。

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13. 最新事件

13.1 輝達自研 Base Die 計劃（2025 年 7 月）

2025 年 7 月 18 日，《科創板日報》援引《臺灣工商時報》報道稱，輝達啟動自研 HBM Base Die 計劃，製程節點定在 3 nm，預計 2027 年下半年開始小量試產。該計劃旨在將 HBM 邏輯基底的設計掌握在自己手中，以提升與下一代 GPU 架構的耦合度。此動態標誌著系統廠商首次向上遊滲透至 HBM 內部核心邏輯層設計，可能開啟產業鏈格局重構。（來源：cls.cn/detail/2117845）

13.2 SK 海力士與三星的 Base Die 競爭（2025 年）

據 Businesskorea 報道，SK 海力士在 GTC 2025 展會上著重展示了 HBM 結構模型中的 Logic Die 位置，突出自身在邏輯基底領域的理解優勢。同期三星電子加大了對 HBM Base Die 的投入與公開討論力度，兩家韓國儲存巨頭在 Base Die 上的競爭正從幕後走向臺前。

13.3 HBM4 標準預期（2024–2025 年）

JEDEC 持續推進 HBM4 標準制定，行業普遍預期 HBM4 將進一步拓寬介面位寬並提升速率。若此標準對邏輯層提出新的均衡、測試或管理要求，將直接影響 Base Die 的功能複雜度與製程選擇。截至 2025 年 7 月，具體規範尚未公開發布。

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14. 追蹤指標

對於關注 Base Die 產業動態的研究者，建議持續追蹤以下指標：

• HBM 代際遷移節點：關注 JEDEC HBM4 標準正式釋出時間及關鍵技術引數，特別是邏輯層功能劃分與介面規範變化。
• 先進製程匯入訊號：追蹤輝達自研 Base Die 的流片進展（預計 2026–2027 年）、台積電 N3/N2 工藝的 HPC 應用訂單，以及三星/英特爾在邏輯基底代工上的競逐。
• 系統廠商自研動態：除輝達外，關注 AMD、博通、Google（TPU 系列）、亞馬遜（Trainium/Inferentia）等是否跟進自研 Base Die 路線。
• 封裝產能與技術迭代：台積電 CoWoS 產能擴張計劃、中介層間距微縮、混合鍵合量產進度，這些直接影響 Base Die 與其物理互連環境。
• IP/EDA 廠商營收變化：Cadence、Synopsys 的高頻寬記憶體介面 IP 授權與新客戶數量可作為 Base Die 設計活動活躍度的側面指標。
• 儲存原廠市場份額與供應鏈格局：SK 海力士、三星、美光的 HBM 出貨量變化、客戶分佈，以及原廠對第三方邏輯底座策略的公開回應。

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15. 信源

本文所引用的公開資訊源如下：

• 《科創板日報》2025-07-18 報道 [cls.cn/detail/2117845]：輝達啟動自研 HBM Base Die，製程 3 nm，預計 2027 年下半年小量試產。
• Businesskorea 報道 [businesskorea]：三星與 SK 海力士在 HBM Base Die 上的競爭加劇，SK 海力士在 GTC 2025 展示 Logic Die 模型位置。
• JEDEC HBM3 公開標準文件（定義通道數、資料寬度、速率等級等規範性引數）。
• 台積電 CoWoS 封裝技術公開資料（理解 Base Die 與矽中介層互連的物理環境）。
• 行業分析機構 Yole/TrendForce 關於 HBM 市場的分析報告（間接參考市場規模區間，未直接引用具體數字）。
• 各公司公開演講、官方部落格、技術論文與財報。

注：因 Base Die 作為 HBM 內部元件，非獨立產品，其詳細電氣引數、內部架構圖及各廠商成本拆分均屬商業保密範疇。文中未標註具體來源的行業邏輯推斷已明確標示，具體工程引數以各廠商正式資料手冊為準。所有市場份額與財務數字，除另有年份與口徑標註外，均為行業估算區間，不構成精確財務引用。