背面供电 (Backside Power Delivery Network, BSPDN)
概念路径：AI产业链 → 链(chain) → 芯片(chip) → 核心技术(core)
1 3 秒看懂
背面供电（Backside Power Delivery Network, BSPDN）是一项将芯片的电源传输路径从晶体管正面完全迁移至硅晶圆背面的制造技术。在传统芯片中，电源线、接地线与信号线全部挤在同侧，随着晶体管缩小到3纳米及以下，布线资源的极端拥塞使得电压降（IR drop）严重恶化，成为性能提升的硬性瓶颈。背面供电利用硅通孔（TSV）将电源直接输送至晶体管底部，让信号网络独占正面空间——一个简单的类比是：把“高压输电铜排”和“光纤数据电缆”分居建筑两侧，互不缠绕，各自通畅。 这被视为2nm以下先进制程必须跨越的性能分水岭。
2 3 分钟产业解释
背面供电解决的是先进制程中最朴素也最棘手的问题：电源挤占信号通路。随着FinFET和GAA晶体管微缩，金属互连层堆叠到12‑15层，正面不仅要承载越来越多的信号线，还要为数十亿晶体管分配足够宽的低电阻电源轨。两相争夺之下，电压降恶化、有效频率被压低、设计收敛的难度非线性攀升。将电源网络整体下移到晶圆背面，意味着正面布线资源可几乎全部用于信号，由此释放的性能增益在多家厂商的公开资料中得到了量化。
| 维度 | 关键信息 |
|---|---|
| 核心解决的问题 | 正面布线拥塞、IR drop恶化（2nm以下尤其严重）；同时降低电源‑信号之间的耦合干扰 |
| 主要性能增益（厂商口径，2023‑2024年） | Intel PowerVia：IR drop降低约30%，标准单元高度可由约240nm缩至约210nm（2023 Architecture Day）；台积电Super Power Rail：较N2正面供电方案逻辑密度提升约10%（2023 Technology Symposium）；行业共识频率提升潜力约3‑5%，但具体取决于设计利用率 |
| 主要玩家与计划量产节点 | Intel：Intel 20A/18A（计划2024‑2025年验证，20A已取消商用，重点转向18A）；台积电：A16节点（约2026下半年）；三星：SF3Z（计划2027年前后） |
| 工艺本质 | 包含晶圆减薄至数微米、从背面刻蚀和填充TSV、背面多层金属化、载体晶圆键合四大环节 |
| 中国进展 | 公开资料未见明确量产时间表；先进制程受EUV出口管制以及键合/减薄设备管制制约；背面供电属于“卡脖子”在封装与晶圆级制程交叉领域的延伸难题 |
| 产业链位置 | 上游：超薄晶圆减薄与混合键合设备、TSV刻蚀/填充、背面金属化PVD/CVD、专用光刻胶；中游：晶圆代工厂；下游：AI/HPC加速器、旗舰手机SoC、数据中心CPU |
| 典型已披露应用芯片 | Intel 2024‑2025年面向数据中心的测试芯片（Clearwater Forest等规划的18A验证载体）、台积电A16面向主要HPC客户的流片合作（2025年后陆续展开） |
重要数据标注： 所有性能增益均为各厂商在自身技术论坛公布的芯片级仿真或测试片数据，口径彼此不可直接对比。独立第三方对Intel PowerVia与台积电Super Power Rail的平行比较测试结果，截至2024年底公开资料未见。
3 技术原理
3.1 传统正面供电的物理瓶颈
在先进FinFET及GAA晶体管中，电源配送网络（PDN）的电阻、IR drop和电流密度热点都随工艺微缩加速恶化：
- 正面金属层拥挤：3nm工艺的互连总层数可超过14层，信号及电源共用正面布线资源，导致电源轨被迫走线更长、线宽更细，IR drop在关键路径上可达数十毫伏以上。
- 耦合与噪声：快速翻转的信号线通过容性耦合将噪声注入电源网络，反之电源波动又干扰信号完整性，形成恶性循环。
- 标准单元利用率下降：为了让出足够金属线宽给电源，标准单元高度被动增大，逻辑密度增益被部分抵消。
3.2 背面供电的物理架构
| 属性 | 传统正面供电 | 背面供电 |
|---|---|---|
| 电源网络位置 | 晶体管上方（正面金属层） | 晶体管下方（晶圆背面） |
| 信号网络位置 | 与电源共享同一正面空间 | 独占正面所有金属层 |
| 电源与晶体管连接路径 | 自上而下的通孔堆叠 | 自下而上的硅通孔（TSV）穿透芯片至有源区底部 |
| 电源布线资源 | 受拥挤约束，线宽/间距有限 | 专用背面金属层，可设计宽而厚的低电阻电源轨 |
背面供电实现的核心思路，是将原本二维挤压的电源-信号网络变为物理分层、立体分离：信号在正面自由布设，电源从背面像“沉管隧道”一样垂直引入每个标准单元的源/漏接触点。
3.3 关键工艺步骤
-
晶圆减薄
将完成正面晶体管和部分互连的晶圆翻转，通过精密研磨和化学机械抛光（CMP）将硅衬底从约700‑800µm削减至约5‑10µm甚至更薄，暴露有源区底部。减薄的均匀性直接决定后续TSV的对准和电阻一致性。 -
背面TSV刻蚀与填充
利用深反应离子刻蚀（DRIE）从背面垂直钻入硅衬底，直至触及晶体管的埋层接触点（通常为源/漏电极），孔径多在100‑200nm级别。之后通过ALD或CVD沉积阻挡层和种子层，再用电镀或CVD填充钨（W）或铜（Cu），形成低电阻垂直馈电通道。 -
背面金属化（Backside Metallization）
在背面依次沉积多层金属互连——一般包含局部互连层和较厚的全局电源轨。金属材料以铜为主，部分可采用钌或钴以改善阻抗。背面金属层数通常为2‑4层，远少于正面，但单层厚度可更大。 -
载体晶圆键合（Wafer Bonding）
将已极薄的器件晶圆与一块载体晶圆（通常为硅片）通过混合键合或临时键合固定，为后续加工和封装提供机械支撑。此为背面供电良率的关键控制点。
3.4 关键技术挑战
- 超薄晶圆翘曲与应力控制：厚度不足10µm时，热膨胀和机械应力极易引发翘曲，需在键合前精确匹配材料热膨胀系数。
- 纳米级对准精度：背面TSV与正面埋层触点的套刻精度要求约10‑20nm，任何偏差将直接导致接触电阻剧增或开路。
- 热管理恶化：背面金属层和载体晶圆增加了热阻路径，高功耗区局部结温可能上升5‑10°C（IEDM 2023论文提及仿真值，具体视设计而定），需在系统散热层面额外补偿。
- 良率与成本增量：新增工艺步骤（背面减薄、TSV、键合）当前行业估算额外增加约10‑15%的制造成本（公开报道，2023年），初期量产良率爬坡曲线尚不明朗。
4 关键参数
以下参数综合各厂商公开演讲与学术论文，均标注年份、口径与来源。未注明独立验证的一律视为厂商自述。可比性有限，请谨慎使用。
| 参数 | 数值/描述 | 厂商/来源 | 口径说明 |
|---|---|---|---|
| IR drop改善幅度 | 降低约30% | Intel 2023 Architecture Day | PowerVia测试芯片实测数据 |
| 逻辑密度提升（vs.正面供电同节点） | 约10% | 台积电2023 Technology Symposium | Super Power Rail方案仿真，对比N2正面供电 |
| 标准单元高度变化 | 从约240nm降至约210nm | Intel 2023 Architecture Day | PowerVia实现的标准单元高度 |
| 背面TSV直径 | 约100‑200nm | IEDM 2023论文（台积电、Intel均有类似范围） | 公开文献 |
| 晶圆减薄目标厚度 | 5‑10µm | 行业公开资料 | 多个设备商和代工厂提及 |
| 新增制造成本 | 约+10‑15% | 行业分析（2023年公开报道） | 未经代工厂官方确认的估算 |
| 电源轨金属层数（背面） | 2‑4层 | 综合多家EDA/代工技术文件 | 典型值 |
| 对准精度要求 | TSV与埋层触点套刻≤20nm | IEDM 2023论文 | 来自学术/厂商的可靠性要求 |
| 频率增益（环形振荡器/功能模块） | 约3‑5% | IEDM/技术论坛 | 取决于具体设计，不同架构差异大 |
注：独立的第三方机构对标测试数据，截止2024年底公开资料未见。
5 技术路线
5.1 Intel PowerVia（via‑last方案）
Intel在完成正面晶体管和部分互连后，从背面穿透刻蚀TSV并完成背面金属化，这种“先器件后通孔”的via‑last方法强调与RibbonFET（Intel的GAA方案）的紧密集成。官方2023年披露的技术优势在于：
- 背面电源轨使用低电阻金属直接触点连接晶体管源极，路径极短。
- IR drop表征改善30%的同时，可压缩标准单元高度约12%。
- 原计划在Intel 20A节点导入，2024年9月Intel宣布取消20A商用规划，集中至Intel 18A首发。首批18A背面供电产品预计2025年出样（Intel 2024年Q3财报电话会）。
5.2 台积电Super Power Rail（SPR）
台积电在A16节点（1.6nm级）引入背面供电，命名Super Power Rail。其公开信息强调：
- 背面电源轨采用更细间距，直接连接到标准单元内部的纳米片晶体管下方。
- 声称逻辑密度较N2正面供电方案提升约10%，并适配芯粒（chiplet）设计流程。
- A16节点计划2026年下半年量产（台积电2024年技术论坛）。合作客户包括主要AI加速器和HPC设计厂商。
5.3 三星背面供电路线
三星在2024年Foundry年会上宣布，其2nm/2nm‑衍生工艺（SF2Z/ SF3Z）将整合背面供电，目标2027年左右量产。具体工艺细节披露较少，行业分析认为其有望在后续节点跟进与GAA的协同设计。
5.4 其他探索路线
学术界和部分材料商也在探索背面电源薄膜晶体管（TFT）、埋入式电源轨（BPR）与背面供电融合等变体，但尚无接近量产的公开案例。
整体来看，PowerVia与Super Power Rail分别代表了“垂直穿透式”和“超细间距电源轨”两种方向，最终优劣将取决于实际PPA（功耗、性能、面积）表现与良率成本。
6 上游
背面供电的上游集中于晶圆减薄、TSV、背面金属化与晶圆键合四大设备群，以及搭配的高纯度化学品和光刻胶。
6.1 核心设备与代表供应商
| 环节 | 核心设备 | 主要全球供应商 | 中国大陆供应商现状（公开资料） |
|---|---|---|---|
| 晶圆减薄 | 精密研磨机、CMP系统 | DISCO（日本）、应用材料（美国）、Okamoto（日本） | 北京华卓精科、上海皓固等已有减薄设备推出，但适配5‑10µm量产的高均匀性机型公开验证案例有限 |
| TSV刻蚀 | 深反应离子刻蚀（DRIE） | 泛林集团（Lam Research，美国）、东京电子（TEL，日本） | 中微公司、北方华创在TSV刻蚀有技术积累，先进节点TSV配套公开量产业绩未见 |
| TSV填充/背面金属化 | PVD、ALD、CVD系统 | 应用材料、泛林、东京电子、爱德华真空（Edwards） | 拓荆科技（PECVD/ALD）、沈阳芯源等获阶段性进展，但公开应用于背面供电量产的信息未见 |
| 晶圆键合 | 混合键合、临时键合系统 | EV Group（EVG，奥地利）、东京电子、SUSS MicroTec（德国） | 公开资料未见具有纳米级混合键合的成熟国内量产设备 |
| 检测/量测 | 光学/电子束检测、形貌量测 | KLA（美国）、应用材料、Hitachi High‑Tech（日本） | 中科飞测、上海微谱等崭露头角，先进节点覆盖度有限 |
6.2 关键材料
- 超薄减薄液/抛光液：Cabot、FUJIFILM等海外供应商主导；中国安集科技在该领域有产品，但未公开确认用于背面供电量产的参数。
- 背面专用光刻胶：JSR、东京应化（TOK）、杜邦等，国内上海新阳、晶瑞电材有所布局，公开未见与BSPDN工艺直接匹配的商业化型号。
整体而言，背面供电所需核心设备的国产化率仍处于低位，自给率公开统计未见。
7 下游
背面供电的直接下游是用上该技术的先进逻辑芯片，场景集中在三类：
- AI加速器与HPC GPU：对功耗、电压降和最大电流密度高度敏感。背面供电使电源轨更宽更厚，支撑更高瞬时电流，有助稳定高频运行。英伟达、AMD等企业的下一代HPC芯片据行业报道正在评估台积电A16流程（公开报道，2024年）。
- 旗舰手机SoC：芯片面积紧约束下，背面供电把正面布线资源腾给信号，可集成更多功能模块，或缩小面积。苹果、高通等一线设计公司密切关注A16进度。
- 数据中心CPU与边缘推理芯片：Intel计划借助18A/PowerVia提供全栈方案，尤其针对服务器级Xeon产品线（公司2024年Q2财报电话会提及未来数代数据中心产品将沿着该路线演进）。
此外，背面供电还与Chiplet架构形成互补：当每个芯粒都用上背面供电，整体电源质量提升，同时异构集成下的信号路由更灵活。但部分分析师指出，若Chiplet分担了单芯片复杂度，某些产品可能不需要最激进的供电方式，这一分歧仍在演化中。
8 受益公司
以下仅列出产业链位置与公开业务关联性，不作为任何形式的投资参考或建议。
8.1 全球设备龙头（增量需求）
- 应用材料（Applied Materials）：覆盖PVD/CVD/ CMP，受益于背面金属化和减薄。
- 泛林集团（Lam Research）：TSV刻蚀（DRIE）和介质沉积强项。
- 东京电子（TEL）：涂胶显影、刻蚀、键合等。
- DISCO：晶圆减薄研磨与划片设备的传统主导厂商。
- EV Group（EVG）：混合键合设备领军，背面供电依赖精确键合。
- KLA：检测量测随步骤增加升级需求。
8.2 晶圆代工与IDM
- Intel：凭借PowerVia争取先进制程地位。
- 台积电：A16节点绑定关键客户。
- 三星：跟随加入，影响格局。
8.3 EDA与IP
- Synopsys：与Intel合作开发PowerVia设计流程（公开报道，2023年），提供背面供电电源完整性签核工具。
- Cadence：3D‑IC平台已为背面供电做适配，较成熟。
8.4 中国大陆潜在关联方
- 先进设备：中微公司（刻蚀）、拓荆科技（CVD/ALD）、盛美上海（清洗/镀铜）等，公开资料显示在TSV与减薄领域已有布局，但成熟背面供电解决方案尚待验证。
- 材料：安集科技（抛光液）、上海新阳（电镀液）等。公开信息未见GAA/背面供电量产导入的确认。
- EDA：华大九天等公开未见专门针对背面供电的完整设计/分析工具套件。
8.5 封装测试服务
日月光（ASE）、Amkor等也可能承接包含背面供电芯片的复杂封装，但直接增量不明显。
9 市场规模
截至2024年底，公开渠道未发现专门针对背面供电设备与服务收入的独立市场空间测算。 投资者与研究机构一般通过以下相关子市场的增长进行间接推断：
- 据Yole Intelligence 2024年5月发布的《Advanced Packaging Equipment Market Monitor》，2023年全球先进封装设备销售额约157亿美元，其中晶圆键合和减薄相关模块（含混合键合）合计约14‑15亿美元，背面供电被定位为2025年后该细分市场的主要增量引擎之一。
- 在材料侧面，背面供电带来的钨/铜前驱体、CMP抛光垫/液需求将逐年提升，若按每片晶圆成本增15%估算，未来数年在3纳米以下数百万片晶圆的产能部署，或将催生年规模数亿美元的额外材料市场。
- 芯片设计服务及EDA相关的新功能模块授权收入，尚无法量化，公开资料未见头部EDA厂商单独拆分背面供电的相关营收数据。
需要指出，上述数据并非背面供电的专属“市场”，而是从相关子市场中可以归因的一部分，判断时需扣出原有的3D封装需求。
10 玩家对比
| 维度 | Intel (PowerVia) | 台积电 (Super Power Rail) | 三星 |
|---|---|---|---|
| 技术方案 | via‑last TSV，背面电源轨直接连接源极 | 超细间距背面电源轨，接触单元内部 | 类似GAA+背面融合（细节有限） |
| 宣称性能增益 | IR drop↓30%，单元高度↓12% | 逻辑密度↑10% vs N2正面供电 | 公开资料未见具体数字 |
| 首发节点 | Intel 18A（原20A已取消） | A16（约1.6nm级） | SF3Z（计划2027年） |
| 量产时间 | 2025年上半年样品，2025下半年量产小批量 | 2026年下半年 | 2027年及以后 |
| 目标应用 | 数据中心CPU（Clearwater Forest）、未来AI加速器 | HPC客户、智能手机SoC大客户 | 同时服务移动与HPC客户 |
| 生态系统伙伴 | Synopsys（设计流程），Arm等 | Cadence、Ansys等EDA，大客户联合开发 | EDA伙伴公开信息较少 |
| 关键风险 | 良率爬坡、取消20A带来的信心扰动 | 成本控制，需匹配GAA与混合键合产能 | 技术节奏晚于对手，吸引力需实证 |
第三者对比数据缺失，暂难评判哪一路径“绝对领先”。
11 风险
1. 良率与产能爬坡低于预期
背面供电新增多个关键工艺，任何一环良率偏低都会拖累整体成本。Intel在2023年财报电话会中明确提及“PowerVia yield learning curve”。大规模量产初期的可用芯片率仍是悬而未决的风险。
2. 热管理设计复杂度攀升
背面金属与载体晶圆阻碍热传导，可能导致局部热点升温。虽可通过微流体、背面散热微通道等手段缓解，但这会进一步增加系统成本。若散热方案不成熟，将限制高功率AI芯片的应用。
3. 成本收益比不确定性
额外10‑15%的晶圆成本（公开估算）是否值得，取决于终端芯片能否通过更高单价或更低功耗覆盖。在消费级手机SoC等价格敏感市场，成本承受力有限，可能会暂缓采用。
4. 路线分歧与“非必需”论
有行业分析（SemiAnalysis 2023年报告）指出，若正面供电通过更厚金属层和埋入式电源轨可基本满足2nm需求，或Chiplet架构缓解了单芯片复杂度，背面供电的紧迫性将下降。一旦某一代产品发现正面供电也能达标，背面供电的投资回报逻辑将受挑战。
5. 设备管制与地缘政治
先进键合设备、减薄设备可能被列入美国及其盟国出口管制清单（2023‑2024年已对半导体制造设备多次更新规则）。中国大陆的代工厂与设备商获取关键技术将更加困难，全球供应链可能出现区隔化，影响产能部署效率。
6. EDA与设计方法学迟滞
全面利用背面供电需要设计流程彻底翻新，包括电源网络规划、时序签核、热仿真等。若EDA工具成熟度不足，客户导入积极性将大打折扣。
7. 知识产权与专利纠纷
背面供电技术涉及大量TSV与键合专利，英特尔、台积电、三星及设备商之间可能发生授权纠纷，延误进度。
8. 终端需求错配
AI训练芯片的高电源需求是背面供电的重要驱动力，如果未来AI训练计算从大型GPU转向分布式/存内计算架构，对先进逻辑工艺的单芯片要求可能弱化，使得背面供电技术在部分市场被绕过。
12 误读纠偏
误读1：背面供电就是把电源线搬到背面，工艺复杂度变化不大。
事实：背面供电是一整套工艺集群，包含超薄晶圆减薄、纳米级背面TSV、背面多步金属化和混合键合，显著增添了工艺流程和整合难度，并非简单的重新布线。
误读2：背面供电等同于3D封装。
事实：背面供电属于晶圆制造后端工艺和前道封装的交叉，通常仍发生在单个晶圆上，与通过微凸点堆叠多颗芯片的3D封装不同，但两者可结合（如3D-IC+背面供电），形成更复杂的供电方案。
误读3：有了背面供电，正面就完全没有电源线了。
事实：局部电源分布仍可能保留正面最下层部分行为（如埋入式电源轨与背面TSV的衔接），全局配电移到背面，但并非所有正面电源走线均消失。
误读4：中国可以用DUV多重曝光在成熟节点上轻易实现背面供电。
事实：背面供电不依赖极紫外（EUV）本身，但前提是具备先进的GAA或FinFET晶体管技术，以及晶圆键合、超薄减薄等设备，这些同样受到国际供应链限制。目前公开资料未见大陆代工厂能在7nm以下整合背面供电的案例。
误读5：背面供电将淘汰台积电/英特尔等代工双雄中的一方。
事实：双方方案各有侧重，预计将并存竞争，最终取决于客户产品组合选择。不存在单一“灭杀”另一家的科技迭代。
误读6：因为Intel率先展示，所以背面供电是Intel独占技术。
事实：背面供电是行业共同演进方向，台积电和三星也公布了明确路线，只不过是先发与后发差异，并非专利垄断。
误读7：背面供电市场已经很庞大。
事实：截至2024年，背面供电尚未进入任何商用消费级芯片量产，相关设备营收极小，市场统计几乎为零，仅为潜在市场。
13 最新事件
以下为截至2024年底的主要动态：
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Intel取消20A商用，18A成为PowerVia首发节点（2024年9月）
Intel宣布不再向市场推出Intel 20A制程芯片，把工程资源集中到18A，意味着背面供电的首个大容量商用验证窗口从2024年后移。公司强调Clearwater Forest等服务器芯片将于2025年提供18A样品，首次规模化检验PowerVia量产能力。 -
台积电A16节点背面供电方案获HPC关键客户确认（2024年技术论坛）
台积电在2024年北美和台湾技术论坛上透露，A16（含