背面供電 (Backside Power Delivery Network, BSPDN)
概念路徑：AI產業鏈 → 鏈(chain) → 晶片(chip) → 核心技術(core)
1 3 秒看懂
背面供電（Backside Power Delivery Network, BSPDN）是一項將晶片的電源傳輸路徑從電晶體正面完全遷移至矽晶圓背面的製造技術。在傳統晶片中，電源線、接地線與訊號線全部擠在同側，隨著電晶體縮小到3奈米及以下，佈線資源的極端擁塞使得電壓降（IR drop）嚴重惡化，成為效能提升的硬性瓶頸。背面供電利用矽通孔（TSV）將電源直接輸送至電晶體底部，讓訊號網路獨佔正面空間——一個簡單的類比是：把“高壓輸電銅排”和“光纖資料電纜”分居建築兩側，互不纏繞，各自通暢。 這被視為2nm以下先進製程必須跨越的效能分水嶺。
2 3 分鐘產業解釋
背面供電解決的是先進製程中最樸素也最棘手的問題：電源擠佔訊號通路。隨著FinFET和GAA電晶體微縮，金屬互連層堆疊到12‑15層，正面不僅要承載越來越多的訊號線，還要為數十億電晶體分配足夠寬的低電阻電源軌。兩相爭奪之下，電壓降惡化、有效頻率被壓低、設計收斂的難度非線性攀升。將電源網路整體下移到晶圓背面，意味著正面佈線資源可幾乎全部用於訊號，由此釋放的效能增益在多家廠商的公開資料中得到了量化。
| 維度 | 關鍵資訊 |
|---|---|
| 核心解決的問題 | 正面佈線擁塞、IR drop惡化（2nm以下尤其嚴重）；同時降低電源‑訊號之間的耦合干擾 |
| 主要效能增益（廠商口徑，2023‑2024年） | Intel PowerVia：IR drop降低約30%，標準單元高度可由約240nm縮至約210nm（2023 Architecture Day）；台積電Super Power Rail：較N2正面供電方案邏輯密度提升約10%（2023 Technology Symposium）；行業共識頻率提升潛力約3‑5%，但具體取決於設計利用率 |
| 主要玩家與計劃量產節點 | Intel：Intel 20A/18A（計劃2024‑2025年驗證，20A已取消商用，重點轉向18A）；台積電：A16節點（約2026下半年）；三星：SF3Z（計劃2027年前後） |
| 工藝本質 | 包含晶圓減薄至數微米、從背面刻蝕和填充TSV、背面多層金屬化、載體晶圓鍵合四大環節 |
| 中國進展 | 公開資料未見明確量產時間表；先進製程受EUV出口管制以及鍵合/減薄裝置管制制約；背面供電屬於“卡脖子”在封裝與晶圓級製程交叉領域的延伸難題 |
| 產業鏈位置 | 上游：超薄晶圓減薄與混合鍵合裝置、TSV刻蝕/填充、背面金屬化PVD/CVD、專用光刻膠；中游：晶圓代工廠；下游：AI/HPC加速器、旗艦手機SoC、資料中心CPU |
| 典型已揭露應用晶片 | Intel 2024‑2025年面向資料中心的測試晶片（Clearwater Forest等規劃的18A驗證載體）、台積電A16面向主要HPC客戶的流片合作（2025年後陸續展開） |
重要資料標註： 所有效能增益均為各廠商在自身技術論壇公佈的晶片級模擬或測試片資料，口徑彼此不可直接對比。獨立第三方對Intel PowerVia與台積電Super Power Rail的平行比較測試結果，截至2024年底公開資料未見。
3 技術原理
3.1 傳統正面供電的物理瓶頸
在先進FinFET及GAA電晶體中，電源配送網路（PDN）的電阻、IR drop和電流密度熱點都隨工藝微縮加速惡化：
- 正面金屬層擁擠：3nm工藝的互連總層數可超過14層，訊號及電源共用正面佈線資源，導致電源軌被迫走線更長、線寬更細，IR drop在關鍵路徑上可達數十毫伏以上。
- 耦合與噪聲：快速翻轉的訊號線通過容性耦合將噪聲注入電源網路，反之電源波動又幹擾訊號完整性，形成惡性迴圈。
- 標準單元利用率下降：為了讓出足夠金屬線寬給電源，標準單元高度被動增大，邏輯密度增益被部分抵消。
3.2 背面供電的物理架構
| 屬性 | 傳統正面供電 | 背面供電 |
|---|---|---|
| 電源網路位置 | 電晶體上方（正面金屬層） | 電晶體下方（晶圓背面） |
| 訊號網路位置 | 與電源共享同一正面空間 | 獨佔正面所有金屬層 |
| 電源與電晶體連線路徑 | 自上而下的通孔堆疊 | 自下而上的矽通孔（TSV）穿透晶片至有源區底部 |
| 電源佈線資源 | 受擁擠約束，線寬/間距有限 | 專用背面金屬層，可設計寬而厚的低電阻電源軌 |
背面供電實現的核心思路，是將原本二維擠壓的電源-訊號網路變為物理分層、立體分離：訊號在正面自由佈設，電源從背面像“沉管隧道”一樣垂直引入每個標準單元的源/漏接觸點。
3.3 關鍵工藝步驟
-
晶圓減薄
將完成正面電晶體和部分互連的晶圓翻轉，通過精密研磨和化學機械拋光（CMP）將矽襯底從約700‑800µm削減至約5‑10µm甚至更薄，暴露有源區底部。減薄的均勻性直接決定後續TSV的對準和電阻一致性。 -
背面TSV刻蝕與填充
利用深反應離子刻蝕（DRIE）從背面垂直鑽入矽襯底，直至觸及電晶體的埋層接觸點（通常為源/漏電極），孔徑多在100‑200nm級別。之後通過ALD或CVD沉積阻擋層和種子層，再用電鍍或CVD填充鎢（W）或銅（Cu），形成低電阻垂直饋電通道。 -
背面金屬化（Backside Metallization）
在背面依次沉積多層金屬互連——一般包含區域性互連層和較厚的全域性電源軌。金屬材料以銅為主，部分可採用釕或鈷以改善阻抗。背面金屬層數通常為2‑4層，遠少於正面，但單層厚度可更大。 -
載體晶圓鍵合（Wafer Bonding）
將已極薄的器件晶圓與一塊載體晶圓（通常為矽片）通過混合鍵合或臨時鍵合固定，為後續加工和封裝提供機械支撐。此為背面供電良率的關鍵控制點。
3.4 關鍵技術挑戰
- 超薄晶圓翹曲與應力控制：厚度不足10µm時，熱膨脹和機械應力極易引發翹曲，需在鍵合前精確匹配材料熱膨脹係數。
- 奈米級對準精度：背面TSV與正面埋層觸點的套刻精度要求約10‑20nm，任何偏差將直接導致接觸電阻劇增或開路。
- 熱管理惡化：背面金屬層和載體晶圓增加了熱阻路徑，高功耗區區域性結溫可能上升5‑10°C（IEDM 2023論文提及模擬值，具體視設計而定），需在系統散熱層面額外補償。
- 良率與成本增量：新增工藝步驟（背面減薄、TSV、鍵合）當前行業估算額外增加約10‑15%的製造成本（公開報道，2023年），初期量產良率爬坡曲線尚不明朗。
4 關鍵引數
以下引數綜合各廠商公開演講與學術論文，均標註年份、口徑與來源。未註明獨立驗證的一律視為廠商自述。可比性有限，請謹慎使用。
| 引數 | 數值/描述 | 廠商/來源 | 口徑說明 |
|---|---|---|---|
| IR drop改善幅度 | 降低約30% | Intel 2023 Architecture Day | PowerVia測試晶片實測資料 |
| 邏輯密度提升（vs.正面供電同節點） | 約10% | 台積電2023 Technology Symposium | Super Power Rail方案模擬，對比N2正面供電 |
| 標準單元高度變化 | 從約240nm降至約210nm | Intel 2023 Architecture Day | PowerVia實現的標準單元高度 |
| 背面TSV直徑 | 約100‑200nm | IEDM 2023論文（台積電、Intel均有類似範圍） | 公開文獻 |
| 晶圓減薄目標厚度 | 5‑10µm | 行業公開資料 | 多個裝置商和代工廠提及 |
| 新增製造成本 | 約+10‑15% | 行業分析（2023年公開報道） | 未經代工廠官方確認的估算 |
| 電源軌金屬層數（背面） | 2‑4層 | 綜合多家EDA/代工技術檔案 | 典型值 |
| 對準精度要求 | TSV與埋層觸點套刻≤20nm | IEDM 2023論文 | 來自學術/廠商的可靠性要求 |
| 頻率增益（環形振盪器/功能模組） | 約3‑5% | IEDM/技術論壇 | 取決於具體設計，不同架構差異大 |
注：獨立的第三方機構對標測試資料，截止2024年底公開資料未見。
5 技術路線
5.1 Intel PowerVia（via‑last方案）
Intel在完成正面電晶體和部分互連後，從背面穿透刻蝕TSV並完成背面金屬化，這種“先器件後通孔”的via‑last方法強調與RibbonFET（Intel的GAA方案）的緊密整合。官方2023年揭露的技術優勢在於：
- 背面電源軌使用低電阻金屬直接觸點連線電晶體源極，路徑極短。
- IR drop表徵改善30%的同時，可壓縮標準單元高度約12%。
- 原計劃在Intel 20A節點匯入，2024年9月Intel宣佈取消20A商用規劃，集中至Intel 18A首發。首批18A背面供電產品預計2025年出樣（Intel 2024年Q3財報電話會）。
5.2 台積電Super Power Rail（SPR）
台積電在A16節點（1.6nm級）引入背面供電，命名Super Power Rail。其公開資訊強調：
- 背面電源軌採用更細間距，直接連線到標準單元內部的奈米片電晶體下方。
- 聲稱邏輯密度較N2正面供電方案提升約10%，並適配芯粒（chiplet）設計流程。
- A16節點計劃2026年下半年量產（台積電2024年技術論壇）。合作客戶包括主要AI加速器和HPC設計廠商。
5.3 三星背面供電路線
三星在2024年Foundry年會上宣佈，其2nm/2nm‑衍生工藝（SF2Z/ SF3Z）將整合背面供電，目標2027年左右量產。具體工藝細節揭露較少，行業分析認為其有望在後續節點跟進與GAA的協同設計。
5.4 其他探索路線
學術界和部分材料商也在探索背面電源薄膜電晶體（TFT）、埋入式電源軌（BPR）與背面供電融合等變體，但尚無接近量產的公開案例。
整體來看，PowerVia與Super Power Rail分別代表了“垂直穿透式”和“超細間距電源軌”兩種方向，最終優劣將取決於實際PPA（功耗、效能、面積）表現與良率成本。
6 上游
背面供電的上游集中於晶圓減薄、TSV、背面金屬化與晶圓鍵合四大裝置群，以及搭配的高純度化學品和光刻膠。
6.1 核心裝置與代表供應商
| 環節 | 核心裝置 | 主要全球供應商 | 中國大陸供應商現狀（公開資料） |
|---|---|---|---|
| 晶圓減薄 | 精密研磨機、CMP系統 | DISCO（日本）、應用材料（美國）、Okamoto（日本） | 北京華卓精科、上海皓固等已有減薄裝置推出，但適配5‑10µm量產的高均勻性機型公開驗證案例有限 |
| TSV刻蝕 | 深反應離子刻蝕（DRIE） | 科林研發集團（Lam Research，美國）、東京電子（TEL，日本） | 中微公司、北方華創在TSV刻蝕有技術積累，先進節點TSV配套公開量產業績未見 |
| TSV填充/背面金屬化 | PVD、ALD、CVD系統 | 應用材料、科林研發、東京電子、愛德華真空（Edwards） | 拓荊科技（PECVD/ALD）、瀋陽芯源等獲階段性進展，但公開應用於背面供電量產的資訊未見 |
| 晶圓鍵合 | 混合鍵合、臨時鍵合系統 | EV Group（EVG，奧地利）、東京電子、SUSS MicroTec（德國） | 公開資料未見具有奈米級混合鍵合的成熟國內量產裝置 |
| 檢測/量測 | 光學/電子束檢測、形貌量測 | KLA（美國）、應用材料、Hitachi High‑Tech（日本） | 中科飛測、上海微譜等嶄露頭角，先進節點覆蓋度有限 |
6.2 關鍵材料
- 超薄減薄液/拋光液：Cabot、FUJIFILM等海外供應商主導；中國安集科技在該領域有產品，但未公開確認用於背面供電量產的引數。
- 背面專用光刻膠：JSR、東京應化（TOK）、杜邦等，國內上海新陽、晶瑞電材有所版面配置，公開未見與BSPDN工藝直接匹配的商業化型號。
整體而言，背面供電所需核心裝置的國產化率仍處於低位，自給率公開統計未見。
7 下游
背面供電的直接下游是用上該技術的先進邏輯晶片，場景集中在三類：
- AI加速器與HPC GPU：對功耗、電壓降和最大電流密度高度敏感。背面供電使電源軌更寬更厚，支撐更高瞬時電流，有助穩定高頻執行。輝達、AMD等企業的下一代HPC晶片據行業報道正在評估台積電A16流程（公開報道，2024年）。
- 旗艦手機SoC：晶片面積緊約束下，背面供電把正面佈線資源騰給訊號，可整合更多功能模組，或縮小面積。Apple、高通等一線設計公司密切關注A16進度。
- 資料中心CPU與邊緣推論晶片：Intel計劃藉助18A/PowerVia提供全棧方案，尤其針對伺服器級Xeon產品線（公司2024年Q2財報電話會提及未來數代資料中心產品將沿著該路線演進）。
此外，背面供電還與Chiplet架構形成互補：當每個芯粒都用上背面供電，整體電源質量提升，同時異構整合下的訊號路由更靈活。但部分分析師指出，若Chiplet分擔了單晶片複雜度，某些產品可能不需要最激進的供電方式，這一分歧仍在演化中。
8 受益公司
以下僅列出產業鏈位置與公開業務關聯性，不作為任何形式的投資參考或建議。
8.1 全球裝置龍頭（增量需求）
- 應用材料（Applied Materials）：覆蓋PVD/CVD/ CMP，受益於背面金屬化和減薄。
- 科林研發集團（Lam Research）：TSV刻蝕（DRIE）和介質沉積強項。
- 東京電子（TEL）：塗膠顯影、刻蝕、鍵合等。
- DISCO：晶圓減薄研磨與劃片裝置的傳統主導廠商。
- EV Group（EVG）：混合鍵合裝置領軍，背面供電依賴精確鍵合。
- KLA：檢測量測隨步驟增加升級需求。
8.2 晶圓代工與IDM
- Intel：憑藉PowerVia爭取先進製程地位。
- 台積電：A16節點繫結關鍵客戶。
- 三星：跟隨加入，影響格局。
8.3 EDA與IP
- Synopsys：與Intel合作開發PowerVia設計流程（公開報道，2023年），提供背面供電電源完整性籤核工具。
- Cadence：3D‑IC平台已為背面供電做適配，較成熟。
8.4 中國大陸潛在關聯方
- 先進裝置：中微公司（刻蝕）、拓荊科技（CVD/ALD）、盛美上海（清洗/鍍銅）等，公開資料顯示在TSV與減薄領域已有版面配置，但成熟背面供電解決方案尚待驗證。
- 材料：安集科技（拋光液）、上海新陽（電鍍液）等。公開資訊未見GAA/背面供電量產匯入的確認。
- EDA：華大九天等公開未見專門針對背面供電的完整設計/分析工具套件。
8.5 封裝測試服務
日月光（ASE）、Amkor等也可能承接包含背面供電晶片的複雜封裝，但直接增量不明顯。
9 市場規模
截至2024年底，公開渠道未發現專門針對背面供電裝置與服務營收的獨立市場空間測算。 投資者與研究機構一般通過以下相關子市場的增長進行間接推斷：
- 據Yole Intelligence 2024年5月釋出的《Advanced Packaging Equipment Market Monitor》，2023年全球先進封裝裝置銷售額約157億美元，其中晶圓鍵合和減薄相關模組（含混合鍵合）合計約14‑15億美元，背面供電被定位為2025年後該細分市場的主要增量引擎之一。
- 在材料側面，背面供電帶來的鎢/銅前驅體、CMP拋光墊/液需求將逐年提升，若按每片晶圓成本增15%估算，未來數年在3奈米以下數百萬片晶圓的產能部署，或將催生年規模數億美元的額外材料市場。
- 晶片設計服務及EDA相關的新功能模組授權營收，尚無法量化，公開資料未見頭部EDA廠商單獨拆分背面供電的相關營收資料。
需要指出，上述資料並非背面供電的專屬“市場”，而是從相關子市場中可以歸因的一部分，判斷時需扣出原有的3D封裝需求。
10 玩家對比
| 維度 | Intel (PowerVia) | 台積電 (Super Power Rail) | 三星 |
|---|---|---|---|
| 技術方案 | via‑last TSV，背面電源軌直接連線源極 | 超細間距背面電源軌，接觸單元內部 | 類似GAA+背面融合（細節有限） |
| 宣稱效能增益 | IR drop↓30%，單元高度↓12% | 邏輯密度↑10% vs N2正面供電 | 公開資料未見具體數字 |
| 首發節點 | Intel 18A（原20A已取消） | A16（約1.6nm級） | SF3Z（計劃2027年） |
| 量產時間 | 2025年上半年樣品，2025下半年量產小批次 | 2026年下半年 | 2027年及以後 |
| 目標應用 | 資料中心CPU（Clearwater Forest）、未來AI加速器 | HPC客戶、智慧手機SoC大客戶 | 同時服務移動與HPC客戶 |
| 生態系統夥伴 | Synopsys（設計流程），Arm等 | Cadence、Ansys等EDA，大客戶聯合開發 | EDA夥伴公開資訊較少 |
| 關鍵風險 | 良率爬坡、取消20A帶來的信心擾動 | 成本控制，需匹配GAA與混合鍵合產能 | 技術節奏晚於對手，吸引力需實證 |
第三者對比資料缺失，暫難評判哪一路徑“絕對領先”。
11 風險
1. 良率與產能爬坡低於預期
背面供電新增多個關鍵工藝，任何一環良率偏低都會拖累整體成本。Intel在2023年財報電話會中明確提及“PowerVia yield learning curve”。大規模量產初期的可用晶片率仍是懸而未決的風險。
2. 熱管理設計複雜度攀升
背面金屬與載體晶圓阻礙熱傳導，可能導致區域性熱點升溫。雖可通過微流體、背面散熱微通道等手段緩解，但這會進一步增加系統成本。若散熱方案不成熟，將限制高功率AI晶片的應用。
3. 成本收益比不確定性
額外10‑15%的晶圓成本（公開估算）是否值得，取決於終端晶片能否通過更高單價或更低功耗覆蓋。在消費級手機SoC等價格敏感市場，成本承受力有限，可能會暫緩採用。
4. 路線分歧與“非必需”論
有行業分析（SemiAnalysis 2023年報告）指出，若正面供電通過更厚金屬層和埋入式電源軌可基本滿足2nm需求，或Chiplet架構緩解了單晶片複雜度，背面供電的緊迫性將下降。一旦某一代產品發現正面供電也能達標，背面供電的投資回報邏輯將受挑戰。
5. 裝置管制與地緣政治
先進鍵合裝置、減薄裝置可能被列入美國及其盟國出口管制清單（2023‑2024年已對半導體制造裝置多次更新規則）。中國大陸的代工廠與裝置商獲取關鍵技術將更加困難，全球供應鏈可能出現區隔化，影響產能部署效率。
6. EDA與設計方法學遲滯
全面利用背面供電需要設計流程徹底翻新，包括電源網路規劃、時序籤核、熱模擬等。若EDA工具成熟度不足，客戶匯入積極性將大打折扣。
7. 智慧財產權與專利糾紛
背面供電技術涉及大量TSV與鍵合專利，英特爾、台積電、三星及裝置商之間可能發生授權糾紛，延誤進度。
8. 終端需求錯配
AI訓練晶片的高電源需求是背面供電的重要驅動力，如果未來AI訓練計算從大型GPU轉向分散式/存內計算架構，對先進邏輯工藝的單晶片要求可能弱化，使得背面供電技術在部分市場被繞過。
12 誤讀糾偏
誤讀1：背面供電就是把電源線搬到背面，工藝複雜度變化不大。
事實：背面供電是一整套工藝叢集，包含超薄晶圓減薄、奈米級背面TSV、背面多步金屬化和混合鍵合，顯著增添了工藝流程和整合難度，並非簡單的重新佈線。
誤讀2：背面供電等同於3D封裝。
事實：背面供電屬於晶圓製造後端工藝和前道封裝的交叉，通常仍發生在單個晶圓上，與通過微凸點堆疊多顆晶片的3D封裝不同，但兩者可結合（如3D-IC+背面供電），形成更復雜的供電方案。
誤讀3：有了背面供電，正面就完全沒有電源線了。
事實：區域性電源分佈仍可能保留正面最下層部分行為（如埋入式電源軌與背面TSV的銜接），全域性配電移到背面，但並非所有正面電源走線均消失。
誤讀4：中國可以用DUV多重曝光在成熟節點上輕易實現背面供電。
事實：背面供電不依賴極紫外（EUV）本身，但前提是具備先進的GAA或FinFET電晶體技術，以及晶圓鍵合、超薄減薄等裝置，這些同樣受到國際供應鏈限制。目前公開資料未見大陸代工廠能在7nm以下整合背面供電的案例。
誤讀5：背面供電將淘汰台積電/英特爾等代工雙雄中的一方。
事實：雙方方案各有側重，預計將並存競爭，最終取決於客戶產品組合選擇。不存在單一“滅殺”另一家的科技迭代。
誤讀6：因為Intel率先展示，所以背面供電是Intel獨佔技術。
事實：背面供電是行業共同演進方向，台積電和三星也公佈了明確路線，只不過是先發與後發差異，並非專利壟斷。
誤讀7：背面供電市場已經很龐大。
事實：截至2024年，背面供電尚未進入任何商用消費級晶片量產，相關裝置營收極小，市場統計幾乎為零，僅為潛在市場。
13 最新事件
以下為截至2024年底的主要動態：
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Intel取消20A商用，18A成為PowerVia首發節點（2024年9月）
Intel宣佈不再向市場推出Intel 20A製程晶片，把工程資源集中到18A，意味著背面供電的首個大容量商用驗證視窗從2024年後移。公司強調Clearwater Forest等伺服器晶片將於2025年提供18A樣品，首次規模化檢驗PowerVia量產能力。 -
台積電A16節點背面供電方案獲HPC關鍵客戶確認（2024年技術論壇）
台積電在2024年北美和臺灣技術論壇上透露，A16（含