背面供电网络

3 秒看懂

BSPDN，全称背面供电网络，是一项重塑芯片底层架构的制造技术。它把为晶体管供电的金属线路从芯片正面移至背面，如同将城市中交错的地上电线全部埋入地下，从而彻底解放芯片正面的信号布线空间。这一变革直接解决了2nm及以下先进制程中，供电与信号传输争抢正面空间的瓶颈，是延续摩尔定律、实现更高性能与更低功耗的 必选项。其核心价值在于以工艺复杂度换取 10-15% 的功耗降低 和 5-10% 的性能提升。

3 分钟产业解释

它是什么？

在传统芯片制造中，为晶体管供电的电源网络与传输数据的信号网络都堆叠在晶圆正面。随着制程微缩至3纳米以下，晶体管密度呈指数级增长，正面的金属布线层如同一个在高峰时段同时跑货运卡车和跑车的单行道，引发了严重的布线拥塞和电阻-电容延迟。

BSPDN 的核心思想是 “上下分治，立体解耦”：

• 正面：仅保留信号传输网络，为高速数据传输优化，获得更充裕的布线空间。
• 背面：构建专用的供电网络。通过晶圆减薄和深孔刻蚀，直接给晶体管底部的源极和漏极供电，使用低电阻的厚金属层，能大幅降低电压降和功耗。

为什么它在 2026-2030 年至关重要？

根据野村证券于 2026 年 5 月发布的深度报告，BSPDN 是驱动半导体行业“新复兴”周期的四大核心技术支柱之一，其战略重要性体现在：

1. 延续摩尔定律的“硬通货”：在台积电 N2、Intel 18A 及后续 A14 等节点，若不采用 BSPDN，性能提升将趋于停滞，功耗控制也无法达到目标。业界已达成明确共识，BSPDN是2nm及以下节点的“入场券”。
2. 实现系统级性能飞跃：解决的问题不仅是晶体管微缩，更是系统性能瓶颈。公开资料显示，它可使处理器时钟频率提升 5-10%，同时大幅改善信号完整性，这对于高性能计算、AI 训练/推理芯片和高端移动 SoC 至关重要。
3. 催生全新设计生态：BSPDN 不单是工艺改良，更迫使 EDA 工具、IP 设计和热管理方案进行范式重构，带动了从设备、材料到设计服务的全产业链价值重塑。

CAGR 预期

野村证券报告将 BSPDN 相关产业链视作半导体资本支出中 增长最快的细分市场之一。虽然没有披露具体的市场总量数字，但报告明确指出，该技术是支撑 2026年至2030年全球半导体设备市场 维持 高个位数至低双位数（8%-12%）复合年增长率 的关键结构性力量。其中，与先进制程（≤3nm）绑定的设备与材料市场，其增速预计将远超行业平均水平。

技术原理

BSPDN 的实施并非简单的金属层转移，而是一次深刻的前道与后道工艺融合。其技术核心是 “先键合，后布线” 的晶圆级工艺序列，主流实现路径如下：

1. 前道器件制造：首先在一座标准硅晶圆（前道晶圆）上完成完整的晶体管制造，直至形成源极、漏极和栅极，此步骤与传统先进制程工艺基本一致。
2. 混合键合：将晶圆正面（器件层）翻转向下，与一片全新的承载晶圆进行晶圆到晶圆的 混合键合。该技术同时实现介质层和铜互连层的原子级连接，将精细的晶体管结构永久夹在两片晶圆之间。此步骤对洁净度和平坦度要求极高。
3. 衬底移除与减薄：采用研磨和化学机械抛光等工艺，将前道晶圆背面的绝大部分硅衬底精确去除，直至暴露出晶体管的源极和漏极区域。减薄后剩余硅层厚度通常仅为亚微米级。
4. 背面孔形成：利用高精度对准的深反应离子刻蚀技术，从背面精确地向下刻蚀通孔，直达晶体管源/漏极的接触点。这是工艺中最大的挑战之一，需要极高的深宽比刻蚀精度和对准精度，以防损伤器件。
5. 背面金属化与互连：在刻蚀好的通孔内沉积阻挡层和金属填充物（如钨或铜）形成背面孔。之后，在背面依次沉积、光刻、刻蚀形成层间介质和厚铜金属层，构建一个低电阻、高密度的专用供电网络。
6. 应力与热管理一体化：由于引入新的键合界面和厚金属层，需精确管理全局晶圆应力。此外，背面的金属网络也用作散热路径，需在设计初期与热分析协同优化。

关键参数

评价 BSPDN 技术成熟度与性能优势的核心参数体系，已从传统的纯几何尺寸转向系统级性能指标。投资者可关注以下参数：

技术路线

BSPDN 的实现并非单一技术路径，三大晶圆代工/IDM 巨头根据各自工艺节点和设计哲学，走出了三条不同的技术演进路线。这构成了产业竞争的关键观察点。

• 英特尔的 PowerVia 路线：英特尔是 BSPDN 技术产业化的先驱。其 PowerVia 技术在 2024 年 就已完成内部验证，并作为其 Intel 20A 及 Intel 18A 节点的核心技术支柱，与 RibbonFET 环绕栅极晶体管并列。其特点是较早地将背面供电独立出来进行开发和验证，甚至在研发阶段就将 PowerVia 应用在基于 Intel 4 制程的测试芯片上，以“解耦风险”，成熟后再与 GAA 晶体管整合于 18A 节点。这种“分步验证”策略为其率先量产赢得了时间。

• 台积电的 Super PowerRail 路线：台积电的 BSPDN 方案被称为 “Super PowerRail”。在技术时程上，其规划更为渐进和保守。在 N2 节点上，台积电率先引入 GAA 纳米片晶体管，但未采用 BSPDN；而是在其升级版 N2P 节点上，才正式导入背面供电网络。这种“先换器件、再改供电”的路径，旨在平滑工艺过渡风险，但量产导入时间也因此晚于英特尔，预计于 2027 年进入大规模量产。这也是苹果、英伟达等核心客户的关键导入节点。

• 三星电子的 SF2/1.4 路线：三星电子在 SF2（2nm GAA）节点上提供了是否搭配 BSPDN 的选项，其背面供电技术品牌为 BSPD-N。三星的研究人员曾在 VLSI 研讨会上发表论文，展示其能够实现更优的面积缩放效果。然而，其具体量产时间表并不明朗，且由于其在先进制程客户获取上的挑战，该路线的实际商业化进展，是市场衡量其先进制程竞争力的关键谜底。

上游

BSPDN 的引入为半导体前道设备与材料供应商创造了巨大的增量市场，新工艺模块构成了核心的增长驱动力。

• 晶圆键合设备：混合键合是 BSPDN 最核心的新增工艺，它需在室温下实现纳米级的对准精度和原子级表面洁净度。这是典型的“技术-资本”双密集型环节。EV Group (EVG) 是此领域的绝对领军者，其设备是众多先进键合线的核心构成。此外，东京电子、应用材料 也在此领域有相应布局。

• 薄膜沉积与电镀设备：背面厚金属层的沉积需要极高的均匀性和无孔洞填充能力。应用材料 在物理气相沉积和化学气相沉积领域占据主导，而 泛林集团 在原子层沉积上具备优势。同时，用于填充大深宽比通孔的 电镀铜设备 需求将显著增加，供应商包括 泛林集团 等。

• 刻蚀与 CMP 设备：背面深孔刻蚀（硅通孔刻蚀的一种）需高深宽比、高选择比的等离子体刻蚀机，主要由 泛林集团、东京电子和应用材料 供应。晶圆减薄及后续的平坦化，要求极高的控制精度，以防止对晶体管造成应力损伤，这将驱动超精密化学机械抛光机台的需求，应用材料和荏原制作所 是该领域的核心提供商。

• 量测与检测设备：键合界面缺陷检测、背面孔对准量测、隐藏缺陷扫描等，是保证良率的关键。科磊 和 应用材料 的检测与量测工具将在此扮演比以往更重要的角色，带动其产品价值量在产线中占比提升。

• 材料：高纯度键合界面活化用化学品、用于低电阻互连的钴/钼等新型靶材、以及能实现高平坦度抛光液的新配方，构成了 BSPDN 专属的高端材料库。供应商高度集中于 Entegris、信越化学、胜高 及 CMC Materials 等巨头。其具体采购金额属客户机密，公开资料未见。

下游

BSPDN 的落地应用路径清晰，将从最高性能的利基市场逐步向广泛的功耗敏感型产品扩散。其节奏遵循“性能为王、成本次之”的产业逻辑。

• 高性能计算与 AI 芯片：这是 BSPDN 最首要、最直接的驱动力。数据中心 CPU、GPU 和 AI 加速器对性能和功耗有极致追求，且能够优先消化新技术带来的成本溢价。英特尔 在其面向数据中心的 Clearwater Forest xeon 处理器（基于 18A 节点）上，预计将率先实现 BSPDN 的量产应用。英伟达 和 AMD 预计将在台积电 N2P 节点成熟后，在其旗舰 GPU 和数据中心 CPU 上全面导入。

• 高端移动处理器 (SoC)：对于旗舰智能手机 SoC，功耗降低直接转化为更长的电池续航和更低的发热。预计 苹果 和 高通 将在 2028 年后，待台积电 N2P 产能和良率达到稳定水平时，在其新一代旗舰芯片平台上采用 BSPDN 技术。这将是 BSPDN 从利基市场走向主流消费市场的标志性事件。

• EDA 工具与设计服务：这是被技术驱动但又反向赋能整个生态的关键下游。BSPDN 迫使芯片设计方法发生根本改变。设计者必须对贯穿硅衬底的供电路径进行完整的电源完整性分析、IR-drop 仿真和热电协同分析。Cadence、Synopsys 和 Siemens EDA 三大巨头在 2025年至2026年 间已陆续推出支持背面设计的全新工具套件和签核流程。Arm、Alphawave Semi 等 IP 公司也需开发专门针对不同代工厂 BSPDN 工艺的物理 IP 库。这一环节的价值提升是隐性的，但不可或缺。

受益公司列表

下表梳理了在 BSPDN 产业链中，已展现出技术布局或商业获益潜力的代表公司及其角色逻辑。此列表仅供参考，不构成任何投资建议。

市场规模与玩家对比

市场规模估算

由于 BSPDN 是嵌入在先进制程中的技术，其独立的 TAM（可寻址市场）难以精确剥离。但可以通过分解先进制程资本支出推导其规模量级。根据野村证券预测，2026-2030年全球半导体设备市场 CAGR 为 8-12%。假设在此区间，2nm 及以下节点相关资本支出从 2026 年的约 200 亿美元 增长至 2030 年的超过 500 亿美元，而与 BSPDN 直接绑定的新增工艺模块（键合、深孔刻蚀、背面金属化）约占该部分资本支出的 25-35%。 基于此逻辑，我们可以估算 BSPDN 相关设备市场将在 2030 年达到 125-175 亿美元 的量级。这尚未包含由此拉动的材料和 EDA 市场。这一估算口径为“晶圆厂对 BSPDN 专属工艺模块的采购额”，来源系基于野村报告框架的合理推演。

核心玩家技术路线对比

对比三大实施者的技术选择与时间规划，是理解竞争格局的关键。

关键风险

BSPDN 技术在带来巨大潜力的同时，也伴随着不可忽视的多维风险。

• 工艺良率风险：混合键合界面的空洞缺陷、背面孔的对准偏差、以及晶圆减薄造成的应力损伤是三大“良率杀手”。能否将缺陷密度控制在经济化标准之内，是决定其规模量产进度的首要瓶颈。
• 成本风险：BSPDN 新增的工艺步骤大幅增加了单芯片制造成本。在牺牲单芯片成本换取系统性能提升的临界点上，若性能收益不达预期，或无法被下游客户接受，则其投资回报模型将受到挑战。
• 设计-工艺“鸡与蛋”困局：芯片设计公司需要成熟的 EDA 工具和经过验证的 IP 才能启动新设计，而 EDA 和 IP 的成熟又依赖于稳定的工艺。这个循环若无强力领导者和开放平台推动，会严重迟滞整个生态的成熟与应用扩散速度。
• 技术路线锁定风险：早期采用者（如英特尔）可能因选择特定键合方案或材料体系而面临技术路径锁定的风险，当后续出现更优且不兼容的解决方案时，其先发优势可能迅速转变为改道成本。
• 热瓶颈：尽管 BSPDN 改善了供电，但高密度功率传输可能产生局部热点。如果热电协同设计做得不好，可能会引入新的散热难题，限制峰值性能的发挥。这在高性能计算芯片上尤为突出。

误读纠偏

在跟踪此概念时，以下几个常见误读需要厘清：

1. 误读：“BSPDN 只是把金属线从一层挪到另一层。”

   • 纠偏：它是芯片架构的根本性变革。除了物理上增加背面工艺，更关键的是对整个设计流程、电源完整性签核和热管理方案的彻底重塑，本质上是一种“立体集成”的雏形。

2. 误读：“越早采用越好，英特尔最具优势。”

   • 纠偏：先发不等于终局。英特尔策略虽激进，但需承担更高的工艺爬坡风险和设计生态建设的教育成本。台积电的跟进策略虽晚，但凭借庞大的客户群和成熟的 EDA 生态，其一旦导入，渗透速度可能更快，规模化降本也更容易。这是一个“快慢机”的博弈。

3. 误读：“N2 节点必定包含 BSPDN。”

   • 纠偏：并非如此。台积电的初代 N2 节点并未采用 BSPDN，使用的是改进的正面供电。N2P 才是其首个引入背面供电的节点。准确了解各厂商的技术版本至关重要。

最新事件 (截至 2026年6月)

• 英特尔: 在 2026 年 4 月的 Intel Vision 大会上，展示了基于 18A 节点的下一代 AI PC 平台 Panther Lake 的更多细节，强调其利用 PowerVia 实现了跨越式的能效比。服务器端，已向关键客户出货用于下一代数据中心的 Clearwater Forest 处理器样品。
• 台积电: 在 2026 年 5 月的技术研讨会上，首次公开了针对 N2P 工艺的 BSPDN 设计套件（PDK）版本更新，并展示了与主要 EDA 工具的协同仿真结果。预计将于 2026 下半年启动风险试产。
• 三星: 据韩国媒体报道 (2026年5月)，三星电子在其 SF2 工艺的 BSPDN 方案上遭遇了热稳定性挑战，正与东京电子和泛林集团等设备商合作调整工艺参数，导致其导入时间表可能晚于内部预期。公司对此不予置评。
• 行业合作: Cadence 和 Synopsys 在 2026 年 6 月的设计自动化会议上，均发布了针对多晶圆厂 BSPDN 工艺的标准化签核参考流程，标志着设计生态的碎片化问题正在被协同解决。

跟踪指标

为追踪 BSPDN 的商业化进程，建议构建以下跟踪框架：

• 核心产品发布与拆解：跟踪首批搭载 BSPDN 芯片的消费/企业级产品发布，如 Intel Panther Lake 笔记本、Clearwater Forest 服务器。第三方芯片拆解报告将揭示其芯片尺寸、实测功耗等关键数据。
• 代工厂工艺节点路线图：持续关注台积电 N2P 风险试产和客户导入公告，三星 SF2/1.4 节点的客户合作新闻。
• 设备与材料厂商财报：重点关注应用材料、泛林集团、EV Group 等在“先进封装与键合”、“工艺集成”等相关业务板块的收入增长和订单出货比。
• EDA厂商的新许可增长：追踪 Synopsys 和 Cadence 在 “3D-IC 与多物理场仿真” 产品销售的增长情况，这是设计端活动的先行指标。
• 学术论文与专利：在 IEDM、VLSI 等顶级会议上，关注关于背面孔缺陷、新型键合材料和热管理优化的创新成果。专利数量和质量是衡量企业技术储备深度的重要信号。

核心信源

1. 野村证券研究报告， “Global Tech Renaissance: The Four Pillars of Renewal”, 2026年5月21日。 这是本文的核心产业逻辑与市场预期来源。
2. 英特尔新闻中心， “Intel Demonstrates Industry-First PowerVia Test Chip…” 及相关产品发布资料。
3. 台积电2025/2026年度技术研讨会 公开资料及新闻稿，特别是关于 N2P 和 Super PowerRail 的章节。
4. IEEE IEDM, VLSI 技术研讨会 历年论文数据库，搜索关键词 “Backside Power Delivery”, “PowerVia”, “Super PowerRail”。这是性能数据宣称的原始出处。
5. EETimes, Semiconductor Engineering, AnandTech 对于 BSPDN 技术演进和行业分析的专题深度报道。