背面供電網路

3 秒看懂

BSPDN，全稱背面供電網路，是一項重塑晶片底層架構的製造技術。它把為電晶體供電的金屬線路從晶片正面移至背面，如同將城市中交錯的地上電線全部埋入地下，從而徹底解放晶片正面的訊號佈線空間。這一變革直接解決了2nm及以下先進製程中，供電與訊號傳輸爭搶正面空間的瓶頸，是延續摩爾定律、實現更高效能與更低功耗的 必選項。其核心價值在於以工藝複雜度換取 10-15% 的功耗降低 和 5-10% 的效能提升。

3 分鐘產業解釋

它是什麼？

在傳統晶片製造中，為電晶體供電的電源網路與傳輸資料的訊號網路都堆疊在晶圓正面。隨著製程微縮至3奈米以下，電晶體密度呈指數級增長，正面的金屬佈線層如同一個在高峰時段同時跑貨運卡車和跑車的單行道，引發了嚴重的佈線擁塞和電阻-電容延遲。

BSPDN 的核心思想是 “上下分治，立體解耦”：

• 正面：僅保留訊號傳輸網路，為高速資料傳輸最佳化，獲得更充裕的佈線空間。
• 背面：建置專用的供電網路。通過晶圓減薄和深孔刻蝕，直接給電晶體底部的源極和漏極供電，使用低電阻的厚金屬層，能大幅降低電壓降和功耗。

為什麼它在 2026-2030 年至關重要？

根據野村證券於 2026 年 5 月釋出的深度報告，BSPDN 是驅動半導體行業“新復興”週期的四大核心技術支柱之一，其戰略重要性體現在：

1. 延續摩爾定律的“硬通貨”：在臺積電 N2、Intel 18A 及後續 A14 等節點，若不採用 BSPDN，效能提升將趨於停滯，功耗控制也無法達到目標。業界已達成明確共識，BSPDN是2nm及以下節點的“入場券”。
2. 實現系統級效能飛躍：解決的問題不僅是電晶體微縮，更是系統性能瓶頸。公開資料顯示，它可使處理器時脈頻率提升 5-10%，同時大幅改善訊號完整性，這對於高效能運算、AI 訓練/推論晶片和高階移動 SoC 至關重要。
3. 催生全新設計生態：BSPDN 不單是工藝改良，更迫使 EDA 工具、IP 設計和熱管理方案進行範式重構，帶動了從裝置、材料到設計服務的全產業鏈價值重塑。

CAGR 預期

野村證券報告將 BSPDN 相關產業鏈視作半導體資本支出中 增長最快的細分市場之一。雖然沒有揭露具體的市場總量數字，但報告明確指出，該技術是支撐 2026年至2030年全球半導體裝置市場 維持 高個位數至低雙位數（8%-12%）複合年增長率 的關鍵結構性力量。其中，與先進製程（≤3nm）繫結的裝置與材料市場，其增速預計將遠超行業平均水平。

技術原理

BSPDN 的實施並非簡單的金屬層轉移，而是一次深刻的前道與後道工藝融合。其技術核心是 “先鍵合，後佈線” 的晶圓級工藝序列，主流實現路徑如下：

1. 前道器件製造：首先在一座標準矽晶圓（前道晶圓）上完成完整的電晶體製造，直至形成源極、漏極和柵極，此步驟與傳統先進製程工藝基本一致。
2. 混合鍵合：將晶圓正面（器件層）翻轉向下，與一片全新的承載晶圓進行晶圓到晶圓的 混合鍵合。該技術同時實現介質層和銅互連層的原子級連線，將精細的電晶體結構永久夾在兩片晶圓之間。此步驟對潔淨度和平坦度要求極高。
3. 襯底移除與減薄：採用研磨和化學機械拋光等工藝，將前道晶圓背面的絕大部分矽襯底精確去除，直至暴露出電晶體的源極和漏極區域。減薄後剩餘矽層厚度通常僅為亞微米級。
4. 背面孔形成：利用高精度對準的深反應離子刻蝕技術，從背面精確地向下刻蝕通孔，直達電晶體源/漏極的接觸點。這是工藝中最大的挑戰之一，需要極高的深寬比刻蝕精度和對準精度，以防損傷器件。
5. 背面金屬化與互連：在刻蝕好的通孔內沉積阻擋層和金屬填充物（如鎢或銅）形成背面孔。之後，在背面依次沉積、光刻、刻蝕形成層間介質和厚銅金屬層，建置一個低電阻、高密度的專用供電網路。
6. 應力與熱管理一體化：由於引入新的鍵合介面和厚金屬層，需精確管理全域性晶圓應力。此外，背面的金屬網路也用作散熱路徑，需在設計初期與熱分析協同最佳化。

關鍵引數

評價 BSPDN 技術成熟度與效能優勢的核心引數體系，已從傳統的純幾何尺寸轉向系統級效能指標。投資者可關注以下引數：

引數類別	關鍵引數	衡量意義	典型目標/表現（公開資料綜合）
效能提升	IR-壓降 (Voltage Drop)	衡量供電網路從電源到電晶體門的電壓損失，直接決定電晶體實際得到的供電質量。	與傳統正面供電相比，BSPDN 可將核心區域的動態電壓降顯著降低，導致有效效能提升 5-10%。
功耗控制	總功耗降低比	綜合評判標準效能功耗比。	在同等頻率下，可將晶片總功耗降低 10-15%。此資料為廠商在 ISSCC/VLSI 等頂會上展示的典型值。
面積效率	單元利用率	衡量正面因移除供電走線而釋放出的有效邏輯面積。	可釋放正面約 15-25% 的佈線通道，用於增加邏輯單元密度或提升佈線效率。
工藝良率	背面孔良率、鍵合缺陷率	衡量核心工藝步驟的成熟度。	台積電及英特爾在公開宣告中表示，目標將背面孔缺陷密度降至與前端互連相當的水平（公開資料未見具體 DPPM 數字）。
熱特性	結到環境熱阻 (ΘJA)	評估背面供電引入後，晶片整體散熱路徑的有效性。	各大廠正通過設計-工藝協同最佳化來管理熱阻，確保不因背面金屬引入新的熱瓶頸。公開資料未見統一量化指標。

技術路線

BSPDN 的實現並非單一技術路徑，三大晶圓代工/IDM 巨頭根據各自工藝節點和設計哲學，走出了三條不同的技術演進路線。這構成了產業競爭的關鍵觀察點。

• 英特爾的 PowerVia 路線：英特爾是 BSPDN 技術產業化的先驅。其 PowerVia 技術在 2024 年 就已完成內部驗證，並作為其 Intel 20A 及 Intel 18A 節點的核心技術支柱，與 RibbonFET 環繞柵極電晶體並列。其特點是較早地將背面供電獨立出來進行開發和驗證，甚至在研發階段就將 PowerVia 應用在基於 Intel 4 製程的測試晶片上，以“解耦風險”，成熟後再與 GAA 電晶體整合於 18A 節點。這種“分步驗證”策略為其率先量產贏得了時間。

• 台積電的 Super PowerRail 路線：台積電的 BSPDN 方案被稱為 “Super PowerRail”。在技術時程上，其規劃更為漸進和保守。在 N2 節點上，台積電率先引入 GAA 奈米片電晶體，但未採用 BSPDN；而是在其升級版 N2P 節點上，才正式匯入背面供電網路。這種“先換器件、再改供電”的路徑，旨在平滑工藝過渡風險，但量產匯入時間也因此晚於英特爾，預計於 2027 年進入大規模量產。這也是Apple、輝達等核心客戶的關鍵匯入節點。

• 三星電子的 SF2/1.4 路線：三星電子在 SF2（2nm GAA）節點上提供了是否搭配 BSPDN 的選項，其背面供電技術品牌為 BSPD-N。三星的研究人員曾在 VLSI 研討會上發表論文，展示其能夠實現更優的面積縮放效果。然而，其具體量產時間表並不明朗，且由於其在先進製程客戶獲取上的挑戰，該路線的實際商業化進展，是市場衡量其先進製程競爭力的關鍵謎底。

上游

BSPDN 的引入為半導體前道裝置與材料供應商創造了巨大的增量市場，新工藝模組構成了核心的增長驅動力。

• 晶圓鍵合裝置：混合鍵合是 BSPDN 最核心的新增工藝，它需在室溫下實現奈米級的對準精度和原子級表面潔淨度。這是典型的“技術-資本”雙密集型環節。EV Group (EVG) 是此領域的絕對領軍者，其裝置是眾多先進鍵合線的核心構成。此外，東京電子、應用材料 也在此領域有相應版面配置。

• 薄膜沉積與電鍍裝置：背面厚金屬層的沉積需要極高的均勻性和無孔洞填充能力。應用材料 在物理氣相沉積和化學氣相沉積領域佔據主導，而 科林研發集團 在原子層沉積上具備優勢。同時，用於填充大深寬比通孔的 電鍍銅裝置 需求將顯著增加，供應商包括 科林研發集團 等。

• 刻蝕與 CMP 裝置：背面深孔刻蝕（矽通孔刻蝕的一種）需高深寬比、高選擇比的等離子體刻蝕機，主要由 科林研發集團、東京電子和應用材料 供應。晶圓減薄及後續的平坦化，要求極高的控制精度，以防止對電晶體造成應力損傷，這將驅動超精密化學機械拋光機臺的需求，應用材料和荏原製作所 是該領域的核心提供商。

• 量測與檢測裝置：鍵合介面缺陷檢測、背面孔對準量測、隱藏缺陷掃描等，是保證良率的關鍵。科磊 和 應用材料 的檢測與量測工具將在此扮演比以往更重要的角色，帶動其產品價值量在產線中佔比提升。

• 材料：高純度鍵合介面活化用化學品、用於低電阻互連的鈷/鉬等新型靶材、以及能實現高平坦度拋光液的新配方，構成了 BSPDN 專屬的高階材料庫。供應商高度集中於 Entegris、信越化學、勝高 及 CMC Materials 等巨頭。其具體採購金額屬客戶機密，公開資料未見。

下游

BSPDN 的落地應用路徑清晰，將從最高效能的利基市場逐步向廣泛的功耗敏感型產品擴散。其節奏遵循“效能為王、成本次之”的產業邏輯。

• 高效能運算與 AI 晶片：這是 BSPDN 最首要、最直接的驅動力。資料中心 CPU、GPU 和 AI 加速器對效能和功耗有極致追求，且能夠優先消化新技術帶來的成本溢價。英特爾 在其面向資料中心的 Clearwater Forest xeon 處理器（基於 18A 節點）上，預計將率先實現 BSPDN 的量產應用。輝達 和 AMD 預計將在臺積電 N2P 節點成熟後，在其旗艦 GPU 和資料中心 CPU 上全面匯入。

• 高階移動處理器 (SoC)：對於旗艦智慧手機 SoC，功耗降低直接轉化為更長的電池續航和更低的發熱。預計 Apple 和 高通 將在 2028 年後，待台積電 N2P 產能和良率達到穩定水平時，在其新一代旗艦晶片平台上採用 BSPDN 技術。這將是 BSPDN 從利基市場走向主流消費市場的標誌性事件。

• EDA 工具與設計服務：這是被技術驅動但又反向賦能整個生態的關鍵下游。BSPDN 迫使晶片設計方法發生根本改變。設計者必須對貫穿矽襯底的供電路徑進行完整的電源完整性分析、IR-drop 模擬和熱電協同分析。Cadence、Synopsys 和 Siemens EDA 三大巨頭在 2025年至2026年 間已陸續推出支援背面設計的全新工具套件和籤核流程。Arm、Alphawave Semi 等 IP 公司也需開發專門針對不同代工廠 BSPDN 工藝的物理 IP 庫。這一環節的價值提升是隱性的，但不可或缺。

受益公司列表

下表梳理了在 BSPDN 產業鏈中，已展現出技術版面配置或商業獲益潛力的代表公司及其角色邏輯。此列表僅供參考，不構成任何投資建議。

供應鏈環節	代表公司	角色與受益邏輯 (來源: 野村證券 2026/05 及公開資料)
技術定義者 (IDM/代工)	英特爾	先行者。PowerVia 技術已與 18A 節點整合，率先定義背面供電的設計規則和產品形態。
	台積電	集大成者。N2P 節點匯入，憑藉最大客戶群可最快實現技術規模化和成本下降。
	三星電子	競爭者。技術儲備完整，但需觀察其能否藉由 BSPDN 在先進節點獲取外部客戶訂單。
核心裝置供應商	應用材料	全能型。在 BSPDN 所需的 PVD/CVD 薄膜、CMP 和背面工藝裝置中均有強勢版面配置，是材料工程擴充套件的最大受益者之一。
	科林研發集團	刻蝕與沉積專家。深矽通孔刻蝕和選擇性沉積是其核心增長點。
	EV Group	晶圓鍵合利基市場的領導者。混合鍵合裝置需求預計將呈爆發式增長。
EDA/IP 賦能者	Synopsys/Cadence	工具定義者。必須為 BSPDN 提供多物理場模擬、背面佈線和籤核解決方案，工具單價和使用者基數均有提升空間。
	Arm	IP 基石。提供經硬體驗證的、針對 BSPDN 工藝最佳化的物理 IP 平台，降低晶片設計公司的採納門檻。
關鍵材料與子系統	Entegris	高純材料與運輸。超高純化學品、氣體及鍵合介質是其直接增量。
	信越化學	上游材料巨頭。光刻膠、高純矽料及鍵合用特種化學品的關鍵供應商。

市場規模與玩家對比

市場規模估算

由於 BSPDN 是嵌入在先進製程中的技術，其獨立的 TAM（可定址市場）難以精確剝離。但可以通過分解先進製程資本支出推導其規模量級。根據野村證券預測，2026-2030年全球半導體裝置市場 CAGR 為 8-12%。假設在此區間，2nm 及以下節點相關資本支出從 2026 年的約 200 億美元 增長至 2030 年的超過 500 億美元，而與 BSPDN 直接繫結的新增工藝模組（鍵合、深孔刻蝕、背面金屬化）約佔該部分資本支出的 25-35%。 基於此邏輯，我們可以估算 BSPDN 相關裝置市場將在 2030 年達到 125-175 億美元 的量級。這尚未包含由此拉動的材料和 EDA 市場。這一估算口徑為“晶圓廠對 BSPDN 專屬工藝模組的採購額”，來源系基於野村報告架構的合理推演。

核心玩家技術路線對比

對比三大實施者的技術選擇與時間規劃，是理解競爭格局的關鍵。

對比維度	英特爾 (PowerVia)	台積電 (Super PowerRail)	三星電子 (BSPD-N)
匯入節點	20A/18A (2nm級)	N2P (1.8nm級)	SF2 (2nm級) / SF1.4
量產時間	2025H2 試產，2026 規模量產(公開預測)	2026H2 風險試產，2027 規模量產(公開預測)	時間表未明 (公開資料未見明確客戶匯入)
整合策略	先驗證，後整合：與GAA解耦開發，獨立驗證成熟後整合。	先換器件，後改供電：N2引入GAA，N2P再疊加BSPDN，漸進式路徑。	同步提供：在SF2節點同時提供有/無BSPDN的選項，策略靈活性高。
效能宣稱	基於Intel 4的測試晶片已證明可實現 >90% 的單元利用率和顯著頻率提升。	目標是將 N2P 打造成效能與功耗的標杆節點，穩固技術領導力。	宣稱在面積縮放和佈線效率上具有優勢。(源自VLSI論文)
生態成熟度	自有產品拉動，已展示完整 xeon 處理器樣品，生態啟動最快。	依託開放創新平台，共建最大規模的代工生態，全EDA/IP支援最為完善。	生態相對封閉，IP和設計服務夥伴依賴度低，但獨立建設的挑戰較大。

關鍵風險

BSPDN 技術在帶來巨大潛力的同時，也伴隨著不可忽視的多維風險。

• 工藝良率風險：混合鍵合介面的空洞缺陷、背面孔的對準偏差、以及晶圓減薄造成的應力損傷是三大“良率殺手”。能否將缺陷密度控制在經濟化標準之內，是決定其規模量產進度的首要瓶頸。
• 成本風險：BSPDN 新增的工藝步驟大幅增加了單晶片製造成本。在犧牲單晶片成本換取系統性能提升的臨界點上，若效能收益不達預期，或無法被下游客戶接受，則其投資回報模型將受到挑戰。
• 設計-工藝“雞與蛋”困局：晶片設計公司需要成熟的 EDA 工具和經過驗證的 IP 才能啟動新設計，而 EDA 和 IP 的成熟又依賴於穩定的工藝。這個迴圈若無強力領導者和開放平台推動，會嚴重遲滯整個生態的成熟與應用擴散速度。
• 技術路線鎖定風險：早期採用者（如英特爾）可能因選擇特定鍵合方案或材料體系而面臨技術路徑鎖定的風險，當後續出現更優且不相容的解決方案時，其先發優勢可能迅速轉變為改道成本。
• 熱瓶頸：儘管 BSPDN 改善了供電，但高密度功率傳輸可能產生區域性熱點。如果熱電協同設計做得不好，可能會引入新的散熱難題，限制峰值效能的發揮。這在高效能運算晶片上尤為突出。

誤讀糾偏

在追蹤此概念時，以下幾個常見誤讀需要釐清：

1. 誤讀：“BSPDN 只是把金屬線從一層挪到另一層。”

   • 糾偏：它是晶片架構的根本性變革。除了物理上增加背面工藝，更關鍵的是對整個設計流程、電源完整性籤核和熱管理方案的徹底重塑，本質上是一種“立體整合”的雛形。

2. 誤讀：“越早採用越好，英特爾最具優勢。”

   • 糾偏：先發不等於終局。英特爾策略雖激進，但需承擔更高的工藝爬坡風險和設計生態建設的教育成本。台積電的跟進策略雖晚，但憑藉龐大的客戶群和成熟的 EDA 生態，其一旦匯入，滲透速度可能更快，規模化降本也更容易。這是一個“快慢機”的博弈。

3. 誤讀：“N2 節點必定包含 BSPDN。”

   • 糾偏：並非如此。台積電的初代 N2 節點並未採用 BSPDN，使用的是改進的正面供電。N2P 才是其首個引入背面供電的節點。準確瞭解各廠商的技術版本至關重要。

最新事件 (截至 2026年6月)

• 英特爾: 在 2026 年 4 月的 Intel Vision 大會上，展示了基於 18A 節點的下一代 AI PC 平台 Panther Lake 的更多細節，強調其利用 PowerVia 實現了跨越式的能效比。伺服器端，已向關鍵客戶出貨用於下一代資料中心的 Clearwater Forest 處理器樣品。
• 台積電: 在 2026 年 5 月的技術研討會上，首次公開了針對 N2P 工藝的 BSPDN 設計套件（PDK）版本更新，並展示了與主要 EDA 工具的協同模擬結果。預計將於 2026 下半年啟動風險試產。
• 三星: 據韓國媒體報道 (2026年5月)，三星電子在其 SF2 工藝的 BSPDN 方案上遭遇了熱穩定性挑戰，正與東京電子和科林研發集團等裝置商合作調整工藝引數，導致其匯入時間表可能晚於內部預期。公司對此不予置評。
• 行業合作: Cadence 和 Synopsys 在 2026 年 6 月的設計自動化會議上，均釋出了針對多晶圓廠 BSPDN 工藝的標準化籤核參考流程，標誌著設計生態的碎片化問題正在被協同解決。

追蹤指標

為追蹤 BSPDN 的商業化程序，建議建置以下追蹤架構：

• 核心產品釋出與拆解：追蹤首批搭載 BSPDN 晶片的消費/企業級產品釋出，如 Intel Panther Lake 筆記本、Clearwater Forest 伺服器。第三方晶片拆解報告將揭示其晶片尺寸、實測功耗等關鍵資料。
• 代工廠工藝節點路線圖：持續關注台積電 N2P 風險試產和客戶匯入公告，三星 SF2/1.4 節點的客戶合作新聞。
• 裝置與材料廠商財報：重點關注應用材料、科林研發集團、EV Group 等在“先進封裝與鍵合”、“工藝整合”等相關業務板塊的營收增長和訂單出貨比。
• EDA廠商的新許可增長：追蹤 Synopsys 和 Cadence 在 “3D-IC 與多物理場模擬” 產品銷售的增長情況，這是設計端活動的先行指標。
• 學術論文與專利：在 IEDM、VLSI 等頂級會議上，關注關於背面孔缺陷、新型鍵合材料和熱管理最佳化的創新成果。專利數量和質量是衡量企業技術儲備深度的重要訊號。

核心信源

1. 野村證券研究報告， “Global Tech Renaissance: The Four Pillars of Renewal”, 2026年5月21日。 這是本文的核心產業邏輯與市場預期來源。
2. 英特爾新聞中心， “Intel Demonstrates Industry-First PowerVia Test Chip…” 及相關產品釋出資料。
3. 台積電2025/2026年度技術研討會 公開資料及新聞稿，特別是關於 N2P 和 Super PowerRail 的章節。
4. IEEE IEDM, VLSI 技術研討會 歷年論文資料庫，搜尋關鍵詞 “Backside Power Delivery”, “PowerVia”, “Super PowerRail”。這是效能資料宣稱的原始出處。
5. EETimes, Semiconductor Engineering, AnandTech 對於 BSPDN 技術演進和行業分析的專題深度報道。