BIST（内置自测试）
1. 3 秒看懂
BIST（Built‑In Self‑Test，内置自测试）是在芯片设计阶段嵌入的一整套“片上体检系统”。它让芯片无需依赖昂贵的外部测试机台，就能自动产生测试向量、采集响应并与预期特征比对，自主判断电路是否存在生产缺陷或老化故障。对一颗动辄数十亿晶体管的AI加速芯片、自动驾驶SoC或高可靠车规MCU而言，BIST相当于每颗芯片自带的24小时值班医生，是实现高良率、长寿命和功能安全的关键基础技术。
2. 3 分钟产业解释
BIST是“可测试性设计（DFT，Design‑for‑Test）”方法论的核心支柱之一，与扫描链（Scan Chain）、边界扫描（JTAG）等技术共同构成芯片测试基础设施。其产业价值体现在三个层面：
- 设计与验证阶段：设计团队利用EDA工具插入BIST逻辑（如存储器BIST、逻辑BIST），提前验证测试覆盖率，避免流片后才发现不可测故障。
- 晶圆制造与封装测试：晶圆厂（Foundry）和封装测试厂（OSAT）在晶圆针测（CP）和成品测试（FT）中调用BIST，大幅减少对高端自动测试设备（ATE）的依赖，缩短测试时间，降低单颗芯片的测试成本。
- 系统集成与现场运行：在汽车、数据中心、工业等终端场景，系统固件可周期性地触发BIST，实现上电自检（POST）和在线监控，满足ISO 26262、IEC 61508等功能安全标准的要求。
对于中国半导体产业，BIST及DFT工具链是国产EDA攻坚的重要方向。在“中国芯”政策推动下，本土设计公司和EDA供应商正从“能用”向“好用”演进，但在先进工艺节点、复杂异构集成和AI辅助自动化等方面仍与国际三巨头（Synopsys、Cadence、Siemens EDA）存在代际差距。同时，国内庞大的成熟制程芯片设计需求为BIST技术的规模化验证和快速迭代提供了庞大市场基座。
3. 技术原理
3.1 基本架构与工作流程
BIST的最小系统由测试向量生成器、被测电路、输出响应分析器和BIST控制器四部分组成。控制器使能后，向量生成器自动产生一组预定义的激励信号施加到被测电路，输出响应经压缩后与片上存储的“黄金签名”对比；若两者一致，判定为通过，否则标记故障。整个过程可在数个时钟周期内完成，完全无需外部干预。
3.2 逻辑BIST
逻辑BIST主要针对随机逻辑与数字功能模块。最通用的做法是利用伪随机向量生成器（常用线性反馈移位寄存器 LFSR）生成大量测试向量，再由多输入签名寄存器将响应压缩为最终签名。为了提升测试覆盖率，设计中常结合测试点插入技术，对难测的固定型故障、跳变故障和路径延时故障做定向改善。部分先进方案还引入确定性BIST：通过重新播种和相位移技术，用少量种子生成与外部ATPG工具同等质量的测试集，显著压缩测试数据量。
3.3 存储器BIST
存储器BIST是BIST家族中应用最广、成熟度最高的分支。它通过在存储器周围嵌入专门的MBIST控制器，对SRAM、DRAM、Flash等生成序列化的测试算法（典型如March C‑、March LR、GalPat等），可检出固定故障、耦合故障、地址解码故障、保持故障等。为满足先进制程下的复杂缺陷模型，业界已将算法库扩展到数十种，并支持诊断和修复功能。内建自修复可通过冗余行列替换或软修复实现良率提升。
3.4 模拟/混合信号BIST
模拟电路因其连续工作特性，BIST实现更为复杂。主流方法包括：利用片内ADC/DAC做数字环回测试、嵌入微型信号发生器和采样器、监测关键节点电压或振荡频率，以及基于统计的On‑Chip Eye‑Diagram测试（用于高速接口）。这类BIST追求在精度、面积开销和测试时间之间取得平衡，是当前技术攻关的热点之一。
3.5 BIST与DFT体系的协同
一个现代SoC的测试方案通常是BIST、扫描链、压缩扫描以及边界扫描的混合架构。BIST解决的是“不可见”的内嵌存储器和关键逻辑的自检，扫描链提供高覆盖率的制造测试，边界扫描提供板级互连测试。三者通过顶层测试调度器和TAP控制器（IEEE 1149.1/1687）进行统一管理，实现从裸片到系统的分层测试。
4. 关键参数
评估BIST方案优劣主要关注以下量化指标，这些参数直接影响芯片成本、良率和上市时间。
| 参数名称 | 定义 | 典型目标或行业参考 |
|---|---|---|
| 测试覆盖率 | 被测电路中可被BIST检出的故障占所有潜在故障的百分比。通常以固定型故障覆盖率衡量。 | 逻辑BIST通常要求≥95%（配合扫描可达99%）；车规芯片FMEDA要求单一故障覆盖≥99%。 |
| 面积开销 | BIST逻辑占芯片总面积的比例。 | 逻辑BIST通常控制在3%~10%；存储器BIST因控制器和冗余修复逻辑，约增加2%~5%面积。 |
| 测试时间 | 完成一次全片BIST所需的时钟周期或毫秒数。 | 车规MCU上电自检通常要求≤100ms（根据ISO 26262）；AI芯片离线BIST容许数百毫秒。 |
| 功耗开销 | BIST运行时额外消耗的动态功率。 | 设计需防止BIST引发的过热点和压降，通常设置测试模式下的功率限值，避免芯片损坏。 |
| 向量生成效率 | 生成单位数量测试向量所需的硬件资源和时间。 | 现代工具利用LFSR重播种，向量压缩比可达100倍以上。 |
| 诊断分辨率 | 能够定位故障到哪个模块或逻辑单元的能力。 | 从最简单的“通过/失败”到逻辑块级、bitmap（存储器），是良率提升关键。 |
注：上述指标的具体数值因工艺节点、电路规模和目标应用不同而差异显著，公开资料中无统一的行业标准。华为、苹果等头部设计公司往往根据自研标准定制BIST规格，对外披露有限。
5. 技术路线
BIST技术的发展沿着两条主线展开：设计自动化与架构融合。
5.1 自动化流程演进
- 第一代：脚本化手动插入（2000年代早期）。设计工程师在RTL代码中手动实例化BIST模块，依赖内部库和脚本，效率低，一致性差。
- 第二代：EDA工具集成（2010年代）。Synopsys DFTMAX、Cadence Modus、Siemens Tessent等工具实现一键式BIST插入、自动向量生成和覆盖率收敛，形成统一的DFT流程。
- 第三代：AI辅助DFT（2020年代至今）。利用机器学习优化测试点的选择、压缩配置和向量生成顺序，进一步提升覆盖率并降低功耗。例如Synopsys TSO.ai和Cadence Verisium平台已开始用AI预测难测故障、指导确定性BIST参数选择。国内华大九天于2024年发布结合AI优化的Empyrean DFT新版本，迈入“智能DFT”赛道。
5.2 架构融合趋势
- In‑System BIST普及：从单纯制造测试延伸到系统级在线测试，对车规、数据中心和医疗设备至关重要。相关标准如IEEE P1687.1尝试统一系统测试访问接口。
- 面向2.5D/3D封装和Chiplet的BIST：在硅中介层上集成BIST控制器，实现对多裸片互连和裸露微凸块的测试。UCIe等互联标准已将BIST/LBIST定为可选功能。
- 存算一体与新型计算架构的BIST：针对存内计算、光子计算等非常规电路，学界正在研究基于非侵入式传感和自标定的BIST方法。该方向仍处早期研究阶段，商用化未见明确时间表。
6. 上游
BIST产业链上游由EDA工具供应商和半导体IP核供应商两类玩家构成，它们提供构建BIST所需的设计自动化软件、经过硅验证的IP硬核/软核与验证平台。
6.1 EDA工具
设计端：负责在芯片设计前端（逻辑综合）和后端（物理实现）中插入、配置、验证BIST逻辑。全球前三强——
- Synopsys（新思科技）：提供融合了AI的完整DFT及测试自动化解决方案，包括TestMAX系列（涵盖LBIST、MBIST、扫描压缩等）。
- Cadence（楷登电子）：Modus DFT平台与Genus/Innovus等实现工具紧密集成，支持层次化和多模式BIST。
- Siemens EDA（西门子EDA）：Tessent产品线被誉为行业基准，尤其在Memory BIST、逻辑BIST、诊断和良率分析方面市占率高（据IPnest及行业调研）。
- 华大九天（中国）：国内EDA龙头，Empyrean DFT工具链持续补全MBIST、LBIST、BSD等功能，已为多家国内头部设计公司服务。
- 概伦电子（中国）：侧重器件建模和电路仿真，其SPICE仿真工具是BIST电路设计验证的重要一环。
制造端：部分ATE厂商（如Advantest、Teradyne）也提供配合片上BIST的测试接口和软件，但已属下游合作范畴。
6.2 半导体IP核
提供预先设计好的、可复用的BIST控制器IP，主要用于标准存储器、外设接口等硬核。领先供应商包括：
- Synopsys、Cadence、Siemens：不仅出售工具，也提供经过工艺适配的MBIST IP和接口BIST IP。
- Arm：在Cortex系列内核和系统IP中提供可配置的MBIST接口，但完整的BIST控制器通常由合作伙伴或EDA IP补充。
- 中国IP厂商：如芯耀辉、锐成芯微、腾云等，在DDR、USB、PCIe等高速接口IP中集成或配套BIST功能，其IP产品线正从成熟工艺向先进工艺拓展。
- 专业测试IP公司：如SiliconAid、Testonica等，提供特定BIST与诊断方案，多为中小企业。
上游壁垒极高，长技术积累周期、硅验证数据积累和生态绑定是主要护城河。国产厂商在该领域仍然处在“跟跑”到“并跑”的过渡期。
7. 下游
下游应用贯穿芯片全生命周期，涉及三大环节：
7.1 晶圆代工与封装测试
- 晶圆代工厂（Foundry）：如台积电、三星、中芯国际、华虹等，在晶圆针测阶段大量依赖MBIST和部分LBIST，以快速剔除带有存储单元缺陷的裸片。先进工艺节点（如7nm以下）因缺陷密度较高，对高覆盖率BIST和自动修复的要求更为迫切。
- 封装测试厂（OSAT）：日月光、安靠、通富微电、长电科技等在最终测试和系统级测试中直接调用芯片内建的自测模式，可减少对昂贵ATE通道的占用，降低大批量测试成本。尤其在复杂SiP和Chiplet封装中，片内BIST几乎是唯一可行的互连测试手段。
7.2 芯片设计企业
- AI芯片厂商（如NVIDIA、AMD、寒武纪、地平线）：高算力芯片因面积大、存储单元多，BIST的面积和功耗优化直接影响到芯片的商业竞争力。NVIDIA在其GPU中广泛使用定制的MBIST体系，AMD在Chiplet设计中引入跨裸片BIST。
- 汽车电子厂商（如英飞凌、恩智浦、德州仪器，以及中国杰发科技、芯驰）：车规MCU和智能驾驶SoC必须满足ASIL‑D功能安全，要求上电LBIST和运行期MBIST在时间窗口内完成，并输出覆盖率报告。
- 消费类SoC厂商（如高通、联发科、紫光展锐）：利用BIST降低中低端芯片的测试成本，并保证量产良率。
- 国内Fabless：大量专注于物联网、家电、电源管理芯片的设计公司正逐步普及BIST以提升产品质量，拉动了对本土DTF工具和IP的需求。
7.3 终端系统集成商
设备制造商（如华为、中兴、浪潮、特斯拉）在系统固件中内置BIST，用于设备上电自检、故障隔离和预测性维护。例如，运营商要求电信级设备在启动时完成所有关键器件的自检并上报结果。
8. 受益公司
以下公司因芯片集成度提高、测试复杂度上升及国产替代需求而在BIST领域获得直接或间接的业务机会。名单仅基于公开商业关联，不作任何主观评价。
国际EDA与IP三巨头
- Synopsys（新思科技，SNPS）：2023财年营收58.4亿美元（公司年报），其测试相关产品线是DFT解决方案的重要组成。
- Cadence（楷登电子，CDNS）：2023年营收40.9亿美元（公司年报），Modus测试套件持续迭代。
- Siemens EDA（西门子数字化工业软件旗下）：收入未单独披露，2023财年西门子数字化工业集团营收约188亿欧元，Tessent产品线被视为行业标杆，在存储器BIST领域市占率领先。
本土EDA企业
- 华大九天（301269.SZ）：2023年营业收入约10.1亿元人民币（公司年报），其Empyrean DFT产品线涵盖BIST功能，受益于国内市场对自主EDA的需求增加。
- 概伦电子（688206.SH）：2023年营业收入约3.29亿元（公司年报），以仿真核心工具入局，为DFT/BIST设计流程提供关键验证支持，同时向测试芯片与良率分析延伸。
IP与设计服务
- 芯耀辉、锐成芯微、牛芯半导体等IP公司为高速接口和基础IP提供配套BIST，随着国产IP市占率提升而获得增长。
- 芯原股份（688521.SH）：一站式芯片定制服务商，其设计平台上集成了成熟的BIST方案，2023年营收23.8亿元（公司年报），AI芯片设计服务是其重要增长点。
- 各头部Fabless（如海思、平头哥、哲库已解散等）的DFT团队具备高度定制的BIST能力，虽不直接对外售卖，但间接拉动了工具和IP的采购。
注：BIST只是上述公司业务组合中的小型细分领域，相关单独财务数据未公开。
9. 市场规模
BIST没有第三方机构单独拆分的独立市场统计。其市场规模通常内嵌于EDA测试工具和半导体测试IP的统计口径中，可根据更广泛的关联市场做出合理估算，并注明口径。
- 全球EDA市场：据WSTS和ESDA数据，2023年全球EDA市场总规模约169亿美元（包含硅验证、软件完整性等，具体口径因机构而异）。其中，DFT/测试相关工具约占5%
8%，推算为8.413.5亿美元。该部分包含BIST、扫描、边界扫描、诊断等所有测试自动化产品。 - 全球半导体设计IP市场：据IPnest 2024年报告，2023年全球设计IP市场约70亿美元，其中内存和逻辑BIST相关的测试及修复IP约占内嵌存储IP和控制器IP的一部分，无直接公开数字，保守估计在数亿美元级别。
- 中国EDA市场：2023年中国EDA市场规模约为120亿元人民币（据中国半导体行业协会），国产化率约20%，测试相关EDA国产化率更低，BIST工具的市场空间约在数亿至十几亿元人民币区间。
- 下游带动：2023年中国集成电路市场规模约1550亿美元（据WSTS），芯片测试成本通常占芯片总制造成本的15%~30%，BIST的渗透率提升直接释放测试成本节约潜力，因此其间接市场价值大于直接工具销售额。
所有推算均为基于公开数据的间接估计，不可替代精确的财务投资参考。
10. 玩家对比
10.1 产品能力对比（基于公开技术白皮书及用户反馈）
| 维度 | Synopsys TestMAX | Cadence Modus | Siemens Tessent | 华大九天 Empyrean DFT |
|---|---|---|---|---|
| 逻辑BIST | 支持确定性BIST，AI优化TPI | 混合LBIST方案，与逻辑综合紧耦合 | 行业标杆，支持实时诊断 | 中低工艺节点覆盖良好，先进节点追赶中 |
| 存储器BIST | STAR Memory System，支持自动修复 | 无独立品牌，模块内嵌MBIST引擎 | Tessent MemoryBIST，最广泛的算法和修复方案 | 已支持多种存储器类型和修复，部分先进算法仍待积累 |
| 模拟BIST | 部分高性能SerDes IP集成BIST | 通过VIP和AMS仿真平台辅助 | Tessent LabStation支持混合信号BIST | 初步支持，与高校合作研究中 |
| 2.5D/3D/Chiplet测试 | 支持UCIe BIST，跨裸片测试方案 | 3D DFT平台支持 | Tessent Multi‑die解决方案成熟 | 2024年发布Chiplet测试相关计划，公开资料未见成熟商用 |
| 中国市场本地化支持 | 强力支持，本地团队丰富 | 强 | 强 | 本土优势，响应快 |
10.2 市场地位简析
- Siemens EDA (Tessent)：凭借存储器BIST的深厚积淀和先进诊断优势，在DFT细分领域常被视为技术领导者，尤其受大型存储类芯片和复杂SoC客户青睐。
- Synopsys：利用其全流程平台优势，BIST与Fusion Compiler、VCS等深度融合，提供一站式方案，在中小客户中渗透率高。
- Cadence：着力于模数混合BIST和封装内系统测试，差异化推进智慧工厂概念。
- 华大九天：作为国产领军，目前更多定位于满足国内成熟工艺的自主可控需求，在政策护航和大客户协同下，正快速补齐技术短板，长期目标是切入先进节点。
以上对比基于公开产品信息和行业调研，不为任何厂商背书。
11. 风险
11.1 技术风险
- 覆盖率天花板：对于复杂的AI训练芯片、NPU和存算一体电路，逻辑BIST要达到99%以上固定型故障覆盖率仍非常困难，可能导致隐性缺陷逃逸，芯片早期失效。
- 面积与功耗矛盾：将BIST特别是多级MBIST引入面积敏感型MCU或IoT芯片，会挤占利润空间；运行BIST时的瞬时动态功耗可能引发电源噪声和时序违例，需大量仿真验证。
- 异构集成测试困境：在多Die封装中，若BIST标准化不足，不同供应商的裸片BIST接口难以协同，导致系统级覆盖率下降。
11.2 市场与供应链风险
- 工具链锁定效应：海外EDA三巨头的BIST工具与流程深度绑定特定工艺设计套件和IP，Fabless更换成本极高。若出口管制进一步升级，国内先进制程设计企业面临工具断供风险。
- 人才稀缺：全栈DFT/BIST工程师需要兼具数字设计、模拟/射频调试和测试算法知识，国内资深人才储备严重不足，制约本土方案的迭代速度。
- 价格战与技术同质化：本土小型EDA企业在BIST点工具上可能陷入低价竞争，导致产品研发投入不足，难以突破高端化。
11.3 安全与伦理
- 信息泄露风险：MBIST的地址序列和修复信息、扫描链架构可能被逆向工程，揭示芯片架构和加密模块位置，构成硬件安全隐患。这在高安全领域（金融、国防）属于严重关切，需要集成安全测试保护和加密。
- 合规与出口管制：高覆盖率BIST技术可用于军事系统，相关IP和工具列入某些国际出口管制清单（如美国EAR、瓦森纳协定）。中国公司的海外流片和EDA采购可能受到更严格的审查。
12. 误读纠偏
误读1：BIST可以完全取代外部测试机台（ATE） 纠偏：BIST和ATE是互补关系，绝非替代。BIST主要提供结构测试，ATE则进行性能测试、模拟参数测量、高速时序检测和系统级功能测试。一个完整的测试方案总是两者结合：BIST提升内部数字和存储器的测试效率，ATE完成高速I/O、混合信号和电源的全面验证。
误读2：BIST覆盖率可达100% 纠偏：即使是全面DFT设计也无法保证100%的测试覆盖率。BIST覆盖率受故障模型、算法、面积开销和时间约束，现实商用设计常常以95%~99%的单固定型故障覆盖率为目标。对于延迟故障和桥接故障等物理缺陷，BIST覆盖率往往更低，需借助扫描测试和外部向量补测。
误读3：加入BIST只会增加芯片成本 纠偏：虽然BIST会带来面积和设计时间的额外开销，但它能大幅降低测试设备占用时间，提高晶圆级筛选效率，提升成熟良率，特别是在高价值芯片中，总拥有成本通常是下降的。几乎所有车规、服务器级芯片都必须依靠BIST来满足功能安全，这是规避后续召回损失的刚需。
误读4：BIST只用于制造测试，与系统应用关系不大 纠偏：在不少场景下，系统级BIST的价值甚至超过制造测试。数据中心GPU定期执行MBIST/BIST来预测内存失效，避免宕机；汽车引擎控制单元在车辆启动时运行上电BIST以确认安全。这些都是直接面向最终可靠性需求的应用。
13. 最新事件
（截至2025年初的公开报道与行业动态，仅为技术动态整理，无前瞻性判断）
- AI‑DFT兴起：2024年，Synopsys推广基于AI的TSO.ai测试优化，宣称可缩减高达40%的向量生成时间和改善覆盖率；Cadence推出Verisium AI‑Driven Verification平台，部分能力延伸至测试向量优化。AI正在从验证领域渗透到DFT/BIST自动化。
- 中国本土进展：华大九天于2024年用户大会上展示了新一代Empyrean DFT全流程解决方案，新增支持多时钟域BIST和部分加密保护功能（来源：公司官方微信）。概伦电子宣布与数家Foundry合作，提供针对特殊工艺的BIST模型优化方案。公开资料未见其高阶先进制程验证数据。
- Chiplet互联BIST标准化：2024年下半年，UCIe 1.1规范进一步完善了Sideband BIST的详细实现指引，爱立信、AMD、英特尔等共同推动Chiplet的DFT兼容性框架，以解决多家裸片集成时的统一测试调度难题。
- 车规BIST强制化：ISO 26262:2018第二版实施逐步深入，一级供应商要求SoC设计在安全手册中明确MBIST启动模式和覆盖率报告。比亚迪半导体、芯驰科技等国产车规芯片发布其功能安全架构白皮书，内嵌BIST成为重点。
- 出口管制影响：2024年多个新闻显示，美国对中国半导体设备和技术出口管制进一步细化，EDA工具和特定测试IP的出口许可证审查趋严，国内对自主DFT全流程工具的需求紧迫度空前提升。
14. 跟踪指标
跟踪BIST技术发展与产业渗透可参考以下公开指标与数据源：
| 跟踪维度 | 具体指标/信号 | 可能的数据源 |
|---|---|---|
| 市场维度 | 全球EDA测试工具季度营收、中国EDA企业季度营收及分产品线增长；全球半导体设计IP市场中存储器IP及测试IP的份额变化 | ESD Alliance、IPnest、中国半导体行业协会、各上市公司季报 |
| 技术渗透 | 车规SoC安全手册中MBIST/LBIST覆盖率目标；Chiplet产品中明确支持UCIe BIST的设计数量；AI芯片白皮书中提及在线BIST的频次 | 芯片公司安全文档、UCIe联盟会员更新、新品发布 |
| 国产替代 | 华大九天、概伦电子DFT相关专利数（国家知识产权局）；与头部Foundry的工艺适配认证公告；国内Fabless项目DFT方案国产工具选用率 | 专利数据库、公司公告、设计服务商调研 |
| 标准演进 | IEEE P1687.1、《中国车规芯片测试标准》等团标的制定与发布 | 标准组织官网、业界新闻 |
| 成本效率 | 测试成本占芯片总成本比例的变化趋势；典型BIST面积开销中位数（可通过设计会议论文跟踪） | ITC（国际测试会议）论文、DesignCon报告 |
15. 信源
- ESD Alliance, “Electronic Design Automation (EDA) Quarterly Report”, 2024 Edition.
- IPnest, “Design IP Market Report 2024”, 2024年4月发布（摘要公开）。
- SEMI, “World Fab Forecast Report”, 2024.
- WSTS, “World Semiconductor Trade Statistics”, 2023年全年及2024年春季预测。
- Synopsys, Inc. 2023 Annual Report (10‑K), 2023年12月。
- Cadence Design Systems, Inc. 2023 Annual Report (10‑K), 2023年12月。
- Siemens AG, “Annual Report 2023”, 数字化工业集团数据。
- 华大九天 (301269.SZ) 2023年年度报告，2024年4月。
- 概伦电子 (688206.SH) 2023年年度报告，2024年4月。
- 芯原股份 (688521.SH) 2023年年度报告，2024年4月。
- 中国半导体行业协会, “中国集成电路产业年度报告 2024版”, 公开摘要。
- ISO 26262:2018, “Road vehicles — Functional safety”, 第二版技术条款。
- UCIe 1.1 Specification, 2024年下半年公开更新。
- 相关企业官方微信公众号、公司官网新闻稿及技术白皮书。
- 国际测试会议 (ITC)、IEEE VLSI Test Symposium历年论文，供关键技术趋势参考。
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