BIST（內建自測試）
1. 3 秒看懂
BIST（Built‑In Self‑Test，內建自測試）是在晶片設計階段嵌入的一整套“片上體檢系統”。它讓晶片無需依賴昂貴的外部測試機臺，就能自動產生測試向量、採集響應並與預期特徵比對，自主判斷電路是否存在生產缺陷或老化故障。對一顆動輒數十億電晶體的AI加速晶片、自動駕駛SoC或高可靠車規MCU而言，BIST相當於每顆晶片自帶的24小時值班醫生，是實現高良率、長壽命和功能安全的關鍵基礎技術。
2. 3 分鐘產業解釋
BIST是“可測試性設計（DFT，Design‑for‑Test）”方法論的核心支柱之一，與掃描鏈（Scan Chain）、邊界掃描（JTAG）等技術共同構成晶片測試基礎設施。其產業價值體現在三個層面：
- 設計與驗證階段：設計團隊利用EDA工具插入BIST邏輯（如儲存器BIST、邏輯BIST），提前驗證測試覆蓋率，避免流片後才發現不可測故障。
- 晶圓製造與封裝測試：晶圓廠（Foundry）和封裝測試廠（OSAT）在晶圓針測（CP）和成品測試（FT）中呼叫BIST，大幅減少對高階自動測試裝置（ATE）的依賴，縮短測試時間，降低單顆晶片的測試成本。
- 系統整合與現場執行：在汽車、資料中心、工業等終端場景，系統韌體可週期性地觸發BIST，實現上電自檢（POST）和線上監控，滿足ISO 26262、IEC 61508等功能安全標準的要求。
對於中國半導體產業，BIST及DFT工具鏈是國產EDA攻堅的重要方向。在“中國芯”政策推動下，本土設計公司和EDA供應商正從“能用”向“好用”演進，但在先進工藝節點、複雜異構整合和AI輔助自動化等方面仍與國際三巨頭（Synopsys、Cadence、Siemens EDA）存在代際差距。同時，國內龐大的成熟製程晶片設計需求為BIST技術的規模化驗證和快速迭代提供了龐大市場基座。
3. 技術原理
3.1 基本架構與工作流程
BIST的最小系統由測試向量生成器、被測電路、輸出響應分析器和BIST控制器四部分組成。控制器使能後，向量生成器自動產生一組預定義的激勵訊號施加到被測電路，輸出響應經壓縮後與片上儲存的“黃金簽名”對比；若兩者一致，判定為通過，否則標記故障。整個過程可在數個時鐘週期內完成，完全無需外部干預。
3.2 邏輯BIST
邏輯BIST主要針對隨機邏輯與數字功能模組。最通用的做法是利用偽隨機向量生成器（常用線性反饋移位暫存器 LFSR）生成大量測試向量，再由多輸入簽名暫存器將響應壓縮為最終簽名。為了提升測試覆蓋率，設計中常結合測試點插入技術，對難測的固定型故障、跳變故障和路徑延時故障做定向改善。部分先進方案還引入確定性BIST：通過重新播種和相位移技術，用少量種子生成與外部ATPG工具同等質量的測試集，顯著壓縮測試資料量。
3.3 儲存器BIST
儲存器BIST是BIST家族中應用最廣、成熟度最高的分支。它通過在儲存器周圍嵌入專門的MBIST控制器，對SRAM、DRAM、Flash等生成序列化的測試演算法（典型如March C‑、March LR、GalPat等），可檢出固定故障、耦合故障、地址解碼故障、保持故障等。為滿足先進製程下的複雜缺陷模型，業界已將演算法庫擴充套件到數十種，並支援診斷和修復功能。內建自修復可通過冗餘行列替換或軟修復實現良率提升。
3.4 模擬/混合訊號BIST
類比電路因其連續工作特性，BIST實現更為複雜。主流方法包括：利用片內ADC/DAC做數字環回測試、嵌入微型訊號發生器和取樣器、監測關鍵節點電壓或振盪頻率，以及基於統計的On‑Chip Eye‑Diagram測試（用於高速介面）。這類BIST追求在精度、面積開銷和測試時間之間取得平衡，是當前技術攻關的熱點之一。
3.5 BIST與DFT體系的協同
一個現代SoC的測試方案通常是BIST、掃描鏈、壓縮掃描以及邊界掃描的混合架構。BIST解決的是“不可見”的內嵌儲存器和關鍵邏輯的自檢，掃描鏈提供高覆蓋率的製造測試，邊界掃描提供板級互連測試。三者通過頂層測試排程器和TAP控制器（IEEE 1149.1/1687）進行統一管理，實現從裸片到系統的分層測試。
4. 關鍵引數
評估BIST方案優劣主要關注以下量化指標，這些引數直接影響晶片成本、良率和上市時間。
| 引數名稱 | 定義 | 典型目標或行業參考 |
|---|---|---|
| 測試覆蓋率 | 被測電路中可被BIST檢出的故障佔所有潛在故障的百分比。通常以固定型故障覆蓋率衡量。 | 邏輯BIST通常要求≥95%（配合掃描可達99%）；車規晶片FMEDA要求單一故障覆蓋≥99%。 |
| 面積開銷 | BIST邏輯佔晶片總面積的比例。 | 邏輯BIST通常控制在3%~10%；儲存器BIST因控制器和冗餘修復邏輯，約增加2%~5%面積。 |
| 測試時間 | 完成一次全片BIST所需的時鐘週期或毫秒數。 | 車規MCU上電自檢通常要求≤100ms（根據ISO 26262）；AI晶片離線BIST容許數百毫秒。 |
| 功耗開銷 | BIST執行時額外消耗的動態功率。 | 設計需防止BIST引發的過熱點和壓降，通常設定測試模式下的功率限值，避免晶片損壞。 |
| 向量生成效率 | 生成單位數量測試向量所需的硬體資源和時間。 | 現代工具利用LFSR重播種，向量壓縮比可達100倍以上。 |
| 診斷解析度 | 能夠定位故障到哪個模組或邏輯單元的能力。 | 從最簡單的“通過/失敗”到邏輯塊級、bitmap（儲存器），是良率提升關鍵。 |
注：上述指標的具體數值因工藝節點、電路規模和目標應用不同而差異顯著，公開資料中無統一的行業標準。華為、Apple等頭部設計公司往往根據自研標準定製BIST規格，對外揭露有限。
5. 技術路線
BIST技術的發展沿著兩條主線展開：設計自動化與架構融合。
5.1 自動化流程演進
- 第一代：指令碼化手動插入（2000年代早期）。設計工程師在RTL程式碼中手動例項化BIST模組，依賴內部庫和指令碼，效率低，一致性差。
- 第二代：EDA工具整合（2010年代）。Synopsys DFTMAX、Cadence Modus、Siemens Tessent等工具實現一鍵式BIST插入、自動向量生成和覆蓋率收斂，形成統一的DFT流程。
- 第三代：AI輔助DFT（2020年代至今）。利用機器學習最佳化測試點的選擇、壓縮配置和向量生成順序，進一步提升覆蓋率並降低功耗。例如Synopsys TSO.ai和Cadence Verisium平台已開始用AI預測難測故障、指導確定性BIST引數選擇。國內華大九天於2024年釋出結合AI最佳化的Empyrean DFT新版本，邁入“智慧DFT”賽道。
5.2 架構融合趨勢
- In‑System BIST普及：從單純製造測試延伸到系統級線上測試，對車規、資料中心和醫療裝置至關重要。相關標準如IEEE P1687.1嘗試統一系統測試訪問介面。
- 面向2.5D/3D封裝和Chiplet的BIST：在矽中介層上整合BIST控制器，實現對多裸片互連和裸露微凸塊的測試。UCIe等互聯標準已將BIST/LBIST定為可選功能。
- 存算一體與新型計算架構的BIST：針對存內計算、光子計算等非常規電路，學界正在研究基於非侵入式感測和自標定的BIST方法。該方向仍處早期研究階段，商用化未見明確時間表。
6. 上游
BIST產業鏈上游由EDA工具供應商和半導體IP核供應商兩類玩家構成，它們提供建置BIST所需的設計自動化軟體、經過矽驗證的IP硬核/軟核與驗證平台。
6.1 EDA工具
設計端：負責在晶片設計前端（邏輯綜合）和後端（物理實現）中插入、配置、驗證BIST邏輯。全球前三強——
- Synopsys（新思科技）：提供融合了AI的完整DFT及測試自動化解決方案，包括TestMAX系列（涵蓋LBIST、MBIST、掃描壓縮等）。
- Cadence（益華電腦）：Modus DFT平台與Genus/Innovus等實現工具緊密整合，支援層次化和多模式BIST。
- Siemens EDA（西門子EDA）：Tessent產品線被譽為行業基準，尤其在Memory BIST、邏輯BIST、診斷和良率分析方面市佔率高（據IPnest及行業調研）。
- 華大九天（中國）：國內EDA龍頭，Empyrean DFT工具鏈持續補全MBIST、LBIST、BSD等功能，已為多家國內頭部設計公司服務。
- 概倫電子（中國）：側重器件建模和電路模擬，其SPICE模擬工具是BIST電路設計驗證的重要一環。
製造端：部分ATE廠商（如Advantest、Teradyne）也提供配合片上BIST的測試介面和軟體，但已屬下游合作範疇。
6.2 半導體IP核
提供預先設計好的、可複用的BIST控制器IP，主要用於標準儲存器、外設介面等硬核。領先供應商包括：
- Synopsys、Cadence、Siemens：不僅出售工具，也提供經過工藝適配的MBIST IP和介面BIST IP。
- Arm：在Cortex系列核心和系統IP中提供可配置的MBIST介面，但完整的BIST控制器通常由合作伙伴或EDA IP補充。
- 中國IP廠商：如芯耀輝、銳成芯微、騰雲端等，在DDR、USB、PCIe等高速介面IP中整合或配套BIST功能，其IP產品線正從成熟工藝向先進工藝拓展。
- 專業測試IP公司：如SiliconAid、Testonica等，提供特定BIST與診斷方案，多為中小企業。
上游壁壘極高，長技術積累週期、矽驗證資料積累和生態繫結是主要護城河。國產廠商在該領域仍然處在“跟跑”到“並跑”的過渡期。
7. 下游
下游應用貫穿晶片全生命週期，涉及三大環節：
7.1 晶圓代工與封裝測試
- 晶圓代工廠（Foundry）：如台積電、三星、中芯國際、華虹等，在晶圓針測階段大量依賴MBIST和部分LBIST，以快速剔除帶有儲存單元缺陷的裸片。先進工藝節點（如7nm以下）因缺陷密度較高，對高覆蓋率BIST和自動修復的要求更為迫切。
- 封裝測試廠（OSAT）：日月光、安靠、通富微電、長電科技等在最終測試和系統級測試中直接呼叫晶片內建的自測模式，可減少對昂貴ATE通道的佔用，降低大批次測試成本。尤其在複雜SiP和Chiplet封裝中，片內BIST幾乎是唯一可行的互連測試手段。
7.2 晶片設計企業
- AI晶片廠商（如NVIDIA、AMD、寒武紀、地平線）：高算力晶片因面積大、儲存單元多，BIST的面積和功耗最佳化直接影響到晶片的商業競爭力。NVIDIA在其GPU中廣泛使用定製的MBIST體系，AMD在Chiplet設計中引入跨裸片BIST。
- 汽車電子廠商（如英飛凌、恩智浦、德州儀器，以及中國傑發科技、芯馳）：車規MCU和智慧駕駛SoC必須滿足ASIL‑D功能安全，要求上電LBIST和執行期MBIST在時間視窗內完成，並輸出覆蓋率報告。
- 消費類SoC廠商（如高通、聯發科、紫光展銳）：利用BIST降低中低端晶片的測試成本，並保證量產良率。
- 國內Fabless：大量專注於物聯網、家電、電源管理晶片的設計公司正逐步普及BIST以提升產品質量，拉動了對本土DTF工具和IP的需求。
7.3 終端系統整合商
裝置製造商（如華為、中興、浪潮、特斯拉）在系統韌體中內建BIST，用於裝置上電自檢、故障隔離和預測性維護。例如，運營商要求電信級裝置在啟動時完成所有關鍵器件的自檢並上報結果。
8. 受益公司
以下公司因晶片整合度提高、測試複雜度上升及國產替代需求而在BIST領域獲得直接或間接的業務機會。名單僅基於公開商業關聯，不作任何主觀評價。
國際EDA與IP三巨頭
- Synopsys（新思科技，SNPS）：2023財年營收58.4億美元（公司年報），其測試相關產品線是DFT解決方案的重要組成。
- Cadence（益華電腦，CDNS）：2023年營收40.9億美元（公司年報），Modus測試套件持續迭代。
- Siemens EDA（西門子數字化工業軟體旗下）：營收未單獨揭露，2023財年西門子數字化工業集團營收約188億歐元，Tessent產品線被視為行業標杆，在儲存器BIST領域市佔率領先。
本土EDA企業
- 華大九天（301269.SZ）：2023年營業營收約10.1億元人民幣（公司年報），其Empyrean DFT產品線涵蓋BIST功能，受益於國內市場對自主EDA的需求增加。
- 概倫電子（688206.SH）：2023年營業營收約3.29億元（公司年報），以仿真核心工具入局，為DFT/BIST設計流程提供關鍵驗證支援，同時向測試晶片與良率分析延伸。
IP與設計服務
- 芯耀輝、銳成芯微、牛芯半導體等IP公司為高速介面和基礎IP提供配套BIST，隨著國產IP市佔率提升而獲得增長。
- 芯原股份（688521.SH）：一站式晶片定製服務商，其設計平台上集成了成熟的BIST方案，2023年營收23.8億元（公司年報），AI晶片設計服務是其重要增長點。
- 各頭部Fabless（如海思、平頭哥、哲庫已解散等）的DFT團隊具備高度定製的BIST能力，雖不直接對外售賣，但間接拉動了工具和IP的採購。
注：BIST只是上述公司業務組合中的小型細分領域，相關單獨財務資料未公開。
9. 市場規模
BIST沒有第三方機構單獨拆分的獨立市場統計。其市場規模通常內嵌於EDA測試工具和半導體測試IP的統計口徑中，可根據更廣泛的關聯市場做出合理估算，並註明口徑。
- 全球EDA市場：據WSTS和ESDA資料，2023年全球EDA市場總規模約169億美元（包含矽驗證、軟體完整性等，具體口徑因機構而異）。其中，DFT/測試相關工具約佔5%
8%，推算為8.413.5億美元。該部分包含BIST、掃描、邊界掃描、診斷等所有測試自動化產品。 - 全球半導體設計IP市場：據IPnest 2024年報告，2023年全球設計IP市場約70億美元，其中記憶體和邏輯BIST相關的測試及修復IP約佔內嵌儲存IP和控制器IP的一部分，無直接公開數字，保守估計在數億美元級別。
- 中國EDA市場：2023年中國EDA市場規模約為120億元人民幣（據中國半導體行業協會），國產化率約20%，測試相關EDA國產化率更低，BIST工具的市場空間約在數億至十幾億元人民幣區間。
- 下游帶動：2023年中國積體電路市場規模約1550億美元（據WSTS），晶片測試成本通常佔晶片總製造成本的15%~30%，BIST的滲透率提升直接釋放測試成本節約潛力，因此其間接市場價值大於直接工具銷售額。
所有推算均為基於公開資料的間接估計，不可替代精確的財務投資參考。
10. 玩家對比
10.1 產品能力對比（基於公開技術白皮書及使用者反饋）
| 維度 | Synopsys TestMAX | Cadence Modus | Siemens Tessent | 華大九天 Empyrean DFT |
|---|---|---|---|---|
| 邏輯BIST | 支援確定性BIST，AI最佳化TPI | 混合LBIST方案，與邏輯綜合緊耦合 | 行業標杆，支援即時診斷 | 中低工藝節點覆蓋良好，先進節點追趕中 |
| 儲存器BIST | STAR Memory System，支援自動修復 | 無獨立品牌，模組內嵌MBIST引擎 | Tessent MemoryBIST，最廣泛的演算法和修復方案 | 已支援多種儲存器型別和修復，部分先進演算法仍待積累 |
| 模擬BIST | 部分高效能SerDes IP整合BIST | 通過VIP和AMS模擬平台輔助 | Tessent LabStation支援混合訊號BIST | 初步支援，與高校合作研究中 |
| 2.5D/3D/Chiplet測試 | 支援UCIe BIST，跨裸片測試方案 | 3D DFT平台支援 | Tessent Multi‑die解決方案成熟 | 2024年釋出Chiplet測試相關計劃，公開資料未見成熟商用 |
| 中國市場本地化支援 | 強力支援，本地團隊豐富 | 強 | 強 | 本土優勢，響應快 |
10.2 市場地位簡析
- Siemens EDA (Tessent)：憑藉儲存器BIST的深厚積澱和先進診斷優勢，在DFT細分領域常被視為技術領導者，尤其受大型儲存類晶片和複雜SoC客戶青睞。
- Synopsys：利用其全流程平台優勢，BIST與Fusion Compiler、VCS等深度融合，提供一站式方案，在中小客戶中滲透率高。
- Cadence：著力於模數混合BIST和封裝內系統測試，差異化推進智慧工廠概念。
- 華大九天：作為國產領軍，目前更多定位於滿足國內成熟工藝的自主可控需求，在政策護航和大客戶協同下，正快速補齊技術短板，長期目標是切入先進節點。
以上對比基於公開產品資訊和行業調研，不為任何廠商背書。
11. 風險
11.1 技術風險
- 覆蓋率天花板：對於複雜的AI訓練晶片、NPU和存算一體電路，邏輯BIST要達到99%以上固定型故障覆蓋率仍非常困難，可能導致隱性缺陷逃逸，晶片早期失效。
- 面積與功耗矛盾：將BIST特別是多級MBIST引入面積敏感型MCU或IoT晶片，會擠佔獲利空間；執行BIST時的瞬時動態功耗可能引發電源噪聲和時序違例，需大量模擬驗證。
- 異構整合測試困境：在多Die封裝中，若BIST標準化不足，不同供應商的裸片BIST介面難以協同，導致系統級覆蓋率下降。
11.2 市場與供應鏈風險
- 工具鏈鎖定效應：海外EDA三巨頭的BIST工具與流程深度繫結特定工藝設計套件和IP，Fabless更換成本極高。若出口管制進一步升級，國內先進製程設計企業面臨工具斷供風險。
- 人才稀缺：全棧DFT/BIST工程師需要兼具數字設計、模擬/射頻除錯和測試演算法知識，國內資深人才儲備嚴重不足，制約本土方案的迭代速度。
- 價格戰與技術同質化：本土小型EDA企業在BIST點工具上可能陷入低價競爭，導致產品研發投入不足，難以突破高階化。
11.3 安全與倫理
- 資訊洩露風險：MBIST的地址序列和修復資訊、掃描鏈架構可能被逆向工程，揭示晶片架構和加密模組位置，構成硬體安全隱患。這在高安全領域（金融、國防）屬於嚴重關切，需要整合安全測試保護和加密。
- 合規與出口管制：高覆蓋率BIST技術可用於軍事系統，相關IP和工具列入某些國際出口管制清單（如美國EAR、瓦森納協定）。中國公司的海外流片和EDA採購可能受到更嚴格的審查。
12. 誤讀糾偏
誤讀1：BIST可以完全取代外部測試機臺（ATE） 糾偏：BIST和ATE是互補關係，絕非替代。BIST主要提供結構測試，ATE則進行效能測試、模擬引數測量、高速時序檢測和系統級功能測試。一個完整的測試方案總是兩者結合：BIST提升內部數字和儲存器的測試效率，ATE完成高速I/O、混合訊號和電源的全面驗證。
誤讀2：BIST覆蓋率可達100% 糾偏：即使是全面DFT設計也無法保證100%的測試覆蓋率。BIST覆蓋率受故障模型、演算法、面積開銷和時間約束，現實商用設計常常以95%~99%的單固定型故障覆蓋率為目標。對於延遲故障和橋接故障等物理缺陷，BIST覆蓋率往往更低，需藉助掃描測試和外部向量補測。
誤讀3：加入BIST只會增加晶片成本 糾偏：雖然BIST會帶來面積和設計時間的額外開銷，但它能大幅降低測試裝置佔用時間，提高晶圓級篩選效率，提升成熟良率，特別是在高價值晶片中，總擁有成本通常是下降的。幾乎所有車規、伺服器級晶片都必須依靠BIST來滿足功能安全，這是規避後續召回損失的剛需。
誤讀4：BIST只用於製造測試，與系統應用關係不大 糾偏：在不少場景下，系統級BIST的價值甚至超過製造測試。資料中心GPU定期執行MBIST/BIST來預測記憶體失效，避免宕機；汽車引擎控制單元在車輛啟動時執行上電BIST以確認安全。這些都是直接面向最終可靠性需求的應用。
13. 最新事件
（截至2025年初的公開報道與行業動態，僅為技術動態整理，無前瞻性判斷）
- AI‑DFT興起：2024年，Synopsys推廣基於AI的TSO.ai測試最佳化，宣稱可縮減高達40%的向量生成時間和改善覆蓋率；Cadence推出Verisium AI‑Driven Verification平台，部分能力延伸至測試向量最佳化。AI正在從驗證領域滲透到DFT/BIST自動化。
- 中國本土進展：華大九天於2024年使用者大會上展示了新一代Empyrean DFT全流程解決方案，新增支援多時鐘域BIST和部分加密保護功能（來源：公司官方微信）。概倫電子宣佈與數家Foundry合作，提供針對特殊工藝的BIST模型最佳化方案。公開資料未見其高階先進製程驗證資料。
- Chiplet互聯BIST標準化：2024年下半年，UCIe 1.1規範進一步完善了Sideband BIST的詳細實現展望，愛立信、AMD、英特爾等共同推動Chiplet的DFT相容性架構，以解決多家裸片整合時的統一測試排程難題。
- 車規BIST強制化：ISO 26262:2018第二版實施逐步深入，一級供應商要求SoC設計在安全手冊中明確MBIST啟動模式和覆蓋率報告。比亞迪半導體、芯馳科技等國產車規晶片釋出其功能安全架構白皮書，內嵌BIST成為重點。
- 出口管制影響：2024年多個新聞顯示，美國對中國半導體裝置和技術出口管制進一步細化，EDA工具和特定測試IP的出口許可證審查趨嚴，國內對自主DFT全流程工具的需求緊迫度空前提升。
14. 追蹤指標
追蹤BIST技術發展與產業滲透可參考以下公開指標與資料來源：
| 追蹤維度 | 具體指標/訊號 | 可能的資料來源 |
|---|---|---|
| 市場維度 | 全球EDA測試工具季度營收、中國EDA企業季度營收及分產品線增長；全球半導體設計IP市場中儲存器IP及測試IP的份額變化 | ESD Alliance、IPnest、中國半導體行業協會、各上市公司季報 |
| 技術滲透 | 車規SoC安全手冊中MBIST/LBIST覆蓋率目標；Chiplet產品中明確支援UCIe BIST的設計數量；AI晶片白皮書中提及線上BIST的頻次 | 晶片公司安全文件、UCIe聯盟會員更新、新品釋出 |
| 國產替代 | 華大九天、概倫電子DFT相關專利數（國家智慧財產權局）；與頭部Foundry的工藝適配認證公告；國內Fabless專案DFT方案國產工具選用率 | 專利資料庫、公司公告、設計服務商調研 |
| 標準演進 | IEEE P1687.1、《中國車規晶片測試標準》等團標的制定與釋出 | 標準組織官網、業界新聞 |
| 成本效率 | 測試成本佔晶片總成本比例的變化趨勢；典型BIST面積開銷中位數（可通過設計會議論文追蹤） | ITC（國際測試會議）論文、DesignCon報告 |
15. 信源
- ESD Alliance, “Electronic Design Automation (EDA) Quarterly Report”, 2024 Edition.
- IPnest, “Design IP Market Report 2024”, 2024年4月釋出（摘要公開）。
- SEMI, “World Fab Forecast Report”, 2024.
- WSTS, “World Semiconductor Trade Statistics”, 2023年全年及2024年春季預測。
- Synopsys, Inc. 2023 Annual Report (10‑K), 2023年12月。
- Cadence Design Systems, Inc. 2023 Annual Report (10‑K), 2023年12月。
- Siemens AG, “Annual Report 2023”, 數字化工業集團資料。
- 華大九天 (301269.SZ) 2023年年度報告，2024年4月。
- 概倫電子 (688206.SH) 2023年年度報告，2024年4月。
- 芯原股份 (688521.SH) 2023年年度報告，2024年4月。
- 中國半導體行業協會, “中國積體電路產業年度報告 2024版”, 公開摘要。
- ISO 26262:2018, “Road vehicles — Functional safety”, 第二版技術條款。
- UCIe 1.1 Specification, 2024年下半年公開更新。
- 相關企業官方微信公眾號、公司官網新聞稿及技術白皮書。
- 國際測試會議 (ITC)、IEEE VLSI Test Symposium歷年論文，供關鍵技術趨勢參考。
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