BoW (Bunch of Wires)

1. 3秒看懂

核心定义：BoW（Bunch of Wires）是由开放计算项目（OCP）ODSA 工作组主导制定的芯片间（Die‑to‑Die）高密度并行物理层互连标准，也是UCIe联盟采纳的两大物理层方案之一。 形象比喻：如果把一颗大型异构芯片看作由多座“专用工厂”组成的超级工业园区，BoW就像铺设在毫米距离内的“超宽内部物流带”，用海量并行通道瞬间搬运数据。 一句话价值：它让小芯片（Chiplet）集成从“能用”走向“好用”，用单位面积更高的带宽、更低的每比特功耗实现算力胶水。

2. 3分钟产业解释

背景与定位：当制程微缩的边际收益持续衰减，全球算力需求却在AI大模型驱动下爆炸式增长。拆大为小、用先进封装把不同制程的小芯片拼成完整系统，成为半导体工业的新范式。在这一背景下，Die‑to‑Die互连 成为决定拼装系统性能上限的“最短木板”。BoW正是专为这一场景设计，提供开放、并行、高密度的物理层规范，使不同设计团队、不同代工厂的Chiplet可以在标准接口下几乎像片上总线一样高效对话。 核心价值三棱镜：

• 带宽密度：BoW的目标是将海滩头（beachfront，即芯片边缘的互连区域）的带宽密度推至1 Tbps/mm 以上（OCP ODSA BoW 2.0白皮书设计目标, 2022）。作为对比，传统PCB走线与多数有机基板布线很难超过200 Gbps/mm。
• 能效比：并行源同步架构天然去掉时钟数据恢复（CDR）电路，目标将传输功耗压缩至**<0.5 pJ/bit**（同上）——传输1比特数据只需不到0.5皮焦耳，约为典型短距离SerDes的一半甚至更低，对于TDP数百瓦的AI芯片，这直接意味着可以拿出更多功率预算做计算。
• 延时：点对点直连的并行总线省去串行化/解串化步骤，典型延时通常在几个 ns 范围内，远优于跨封装走线或板级PCIe/CXL。 简单类比：传统SerDes像“一条8车道高速但必须排队经过两个收费站”，BoW则是“近在咫尺的百条并列车道，无需收费站直通”，适合毫米级、超高带宽的片内数据洪流。

3. 技术原理

3.1 物理层架构

BoW的物理层基于并行源同步传输：发送端用一条独立的时钟通道随数据通道一同发出，接收端直接利用该时钟采样数据，从而免除高速PLL/CDR电路，大幅降低功耗和延时。信号通过微凸点（Microbump）或铜柱从一片Die的顶层金属直达另一片Die，中间可经由硅中介层（Silicon Interposer）、桥接芯片（如Intel EMIB）或直接堆叠的混合键合（Hybrid Bonding）实现。 基本传输单元称为“砖块（Brick）”，每个砖块包含一定数量的数据通道（Data Lane）、一对差分时钟或一个单端时钟，以及必要的供电和地引脚。规格定义从最小的2x 砖块（8数据+2时钟，典型全双工10通道组）到可级联的4x、8x、16x 砖块，使设计者能按需组合出20~160条数据通道的总线，灵活匹配不同带宽需求。

3.2 速率与编码

截止2024年，BoW基线规范最新正式版本为BoW 2.0（OCP公布于2022年），单通道电气速率定义从 2 Gbps 起步，最高支持 16 Gbps（NRZ调制），并可选择经展频或PAM4向后兼容扩展；对标UCIe物理层选项，UCIe 1.1/2.0中的“BoW并行PHY”通常展示每线 4 Gbps/8 Gbps/12 Gbps/16 Gbps 等档位（UCIe联盟白皮书2024）。为提高链路利用率，BoW常采用8b/10b或128b/130b等编码，物理传输速率与实际有效带宽存在编码开销。

3.3 链路层与适配

BoW本身是物理层规范，可搭配不同链路层。最常见的用法是通过简化的流协议进行裸数据传输，例如AXI‑Stream over BoW，用来搬移矩阵乘法的数据块。UCIe协议栈则为Die‑to‑Die定义了完整的链路层、适配层和协议层（CXL、PCIe或Streaming），其中Streaming模式即直接对应BoW PHY的轻量封装，用于AI/加速器数据面。

3.4 信号完整性与微凸点设计

并行总线的最大挑战在信号串扰和时钟偏移。BoW通过严格的通道间距、参考地隔离、去耦电容布图以及微凸点阵列优化，将通道间的近端/远端串扰控制在可接受水平。根据公开的仿真数据（IEEE ECTC 2021学术论文），当微凸点节距缩小至 36 µm 时，16 Gbps 的数据仍可在2 mm传输距离内保持眼图睁开。不过，公开资料未见批量产品中16 Gbps BoW的实测眼图公布。

4. 关键参数

以下数据主要源自 OCP ODSA BoW 2.0 技术规范（2022）、UCIe 1.1 白皮书（2023）以及UCIe 2.0概览（2024），所有绝对值均标注口径和年份，未标明处均属设计目标而非产品实测。

5. 技术路线

5.1 从私有并行走向开放联盟

早期大芯片的Die‑to‑Die互连完全自用，例如Intel的AIB（Advanced Interface Bus）定义2 Gbps并行通道，用于Ponte Vecchio GPU的内连接（Intel, ISSCC 2021）；台积电则为客户提供定制的LipiINCON或类似物理层，服务Apple M1 Ultra等（InFO_LSI技术）。这些私有接口虽性能不俗，却无法构筑多厂商Chiplet生态。

5.2 OCP ODSA与BoW的诞生

2020年前后，OCP下的开放域特定架构（ODSA）工作组意识到，要让来自不同晶圆厂的Chiplet顺利拼装，必须有一个中立的物理层规范。BoW应运而生，初期版本BoW 1.0（2020）定义基本2D/2.5D封装下的并行接口；BoW 2.0（2022）大幅提升速率至16 Gbps，并增加了测试与验证框架。

5.3 UCIe联盟的并行采纳

2022年3月，Intel、AMD、Arm、台积电、三星等共同成立UCIe联盟，其1.0版本即融合了BoW（并行PHY）与Intel的RDI（串行PHY），并提供完整的协议层。这意味着BoW从一个工作组级别标准跃升为全球最主流Die‑to‑Die生态系统的一部分。2024年8月，UCIe 2.0发布，进一步将物理层细分为标准封装（长距）和先进封装（短距）两类，高速短距选项仍然基于BoW演化，同时开放前瞻性的1.8 V/2.5 V等IO选项。

5.4 竞争中的定位

目前Die‑to‑Die互连路线大致呈现“一超多强”格局：

• UCIe（含BoW）：开放、生态最大、路线最全，覆盖2D到3D封装。
• NVIDIA NVLink‑C2C：虽宣布拥抱UCIe，但其GPU‑CPU超级芯片（Grace Hopper）采用高度私有化互连，速率和能效疑似更高（NVIDIA GTC 2023展示带宽达到900 GB/s，但未公布per‑lane细节），形成事实性高端壁垒。
• 专有定制方案：如Apple、Amazon的自研Chiplet互连仍高度保密，未来可能转向UCIe或保持私有。 产业趋势：预计到2026年，绝大多数新设计的商用Chiplet将至少兼容UCIe物理层，而BoW的内涵将逐渐被UCIe Streaming协议吞并，品牌淡化但技术延续。

6. 上游

6.1 先进封装基板与中介层

BoW物理实现强依赖于2.5D/3D封装。关键材料包括硅中介层、有机中介层、重布线层（RDL）和玻璃芯基板。

• 硅中介层：台积电CoWoS‑S产能一席难求，2023年中介层出货面积约达28万片等效300 mm晶圆（TSMC 2023年报），2024年预计扩产至35‑40万片；三星I‑Cube和联电提供替代方案但份额较小。
• 有机中介层与基板：Ibiden、欣兴电子、AT&S 为承接Chiplet封装的高端ABF载板核心供应商。根据 Prismark 2023年数据，全球IC载板市场约172亿美元，其中FC‑BGA（用于先进封装）占比约50%。
• 混合键合：对于3D堆叠，爱美科（imec）、台积电SolC‑X等推动铜‑氧化键合，公开资料未见专门将混合键合量产供货与BoW标准直接绑定，但可视为未来必要基础设施。

6.2 封装设备

高精度倒装焊、临时键合/解键合、TSV刻蚀与填充等设备是上游核心。据Yole Intelligence《Advanced Packaging Equipment Markets 2023》，2022年全球先进封装设备市场规模约88亿美元，预计2028年达144亿美元（CAGR 8.5%）。关键玩家：

• bonder：BESI、Kulicke & Soffa 主导球焊；ASM Pacific、欧洲Evatec提供临时键合。
• 检测量测：KLA、Onto Innovation 的高分辨率晶圆缺陷检测设备，2023年在先进封装领域收入大幅上升（KLA FY2023封装相关营收占比约12%）。
• 光刻：用于再布线层和微凸点的UV光刻，佳能和尼康的i‑line tool为主力。

6.3 EDA与IP核

设计师需要将BoW PHY无缝地整合进Chiplet设计。Synopsys、Cadence、Alphawave Semi是主要IP供应商：

• Synopsys：2023年推出业界首款UCIe PHY IP（涵盖BoW并行），支持 16 Gbps，基于台积电N5/N3制程验证（Synopsys新闻稿, 2023年6月）。
• Cadence：提供UCIe控制器及PHY参考设计，2024年宣布其IP已用于多款AI芯片试产。
• Alphawave Semi：长期专攻高速串行IP，进军Die‑to‑Die并行领域并宣称其UCIe IP已取得多家客户授权（Alphawave IP 2023年报）。 国内方面，芯原微电子 加入UCIe联盟，已发布基于先进制程的UCIe/BoW兼容PHY IP（芯原官微, 2024年1月），不过公开资料未见具体客户量产出货。

6.4 测试探针卡与接口

小芯片在封装前须“已知良好管芯”（KGD）。这需要高密度微凸点探针卡，FormFactor、Technoprobe等是主要厂商，其2023年营收因AI封装需求同比增长超20%。专用于BoW的并行总线测试方案尚在早期，公开资料未见批量投放。

7. 下游

核心应用领域：AI/ML训练与推理芯片、高性能计算（HPC）、数据中心DPU、超大规模网络交换机、下一代FPGA和统一存储器芯片。 代表性已出货产品（并未完全确定直接采用BoW，但展示Chiplet + 高密度D2D理念）：

• AMD EPYC与Ryzen桌面CPU：其3D V‑Cache采用台积电SolC堆叠，带宽密度超过2 Tbps/mm（AMD Hot Chips 2022）。
• Intel Sapphire Rapids与Ponte Vecchio：前者通过EMIB桥接器连接计算与I/O Chiplet，后者使用AIB实现数十颗Chiplet拼装，总带宽超过5 TB/s（Intel Architecture Day, 2021）。
• Apple M1 Ultra：台积电InFO_LSI激光穿孔连接铜线，声称连接带宽2.5 TB/s（Apple, 2022年3月），等效带宽密度极高。 AI芯片未来设计趋势：几乎所有下一代AI加速器——包括Google TPU v5、Microsoft Maia、Meta MTIA——在公开报道中均披露将采用更复杂的Chiplet集成（Gartner, 2024年芯片设计趋势报告），这为BoW/UCIe提供海量潜在底座。预计2025‑2026年，会有基于UCIe Streaming模式（BoW PHY）的商用AI芯片批量投产，但目前未见到任何一款量产产品公开声明采用标准BoW物理层。 数据中心和网络：Broadcom、Marvell等大力发展基于Chiplet的交换机芯片和DPU，UCIe成为其互连首选（Broadcom，OFC 2024演讲）。如果UCIe生态进一步成熟，未来服务器CPU与池化内存、加速器间的异构互连将从板级归并到封装内，BoW会缩小体量但扮演关键赋能力量。

8. 受益公司

以下依据公开已披露的战略参与、技术布局和封装产能，列出中与BoW/D2D并行互连产业链直接或间接相关的公司，不构成任何投资建议，也不含股价或估值判断。 国际受益方：

• 台积电（TSMC）：CoWoS/InFO/SolC 先进封装平台是BoW物理载体的最大提供者。2023年CoWoS产能一度供不应求，预估2024年底月产能将达3.5‑4万片（TSMC 2024Q2法说会）。
• Intel：掌控EMIB、Foveros等封装技术，且是UCIe发起人，提供开放代工服务（IFS）以吸引Chiplet客户。预计2025年其18A制程将配套UCIe 2.0 PHY（Intel IFS Direct Connect 2024）。
• 三星（Samsung Foundry）：推出I‑Cube、X‑Cube先进封装，并宣布UCIe兼容的X‑Cube 3.0路线图（三星, 2023年SAFE论坛）。
• AMD：Chiplet路线最坚决，2023年推出的MI300 X AI芯片集成13个小芯片（液冷TDP 750W），公开资料未明确内部互连标准，但后续大概率向UCIe迁移。
• NVIDIA：NVLink‑C2C封闭但强大，即使转向UCIe也是一个巨大的游戏者。
• IP龙头：Synopsys、Cadence、Alphawave的业务增长部分受UCIe/BoW IP订单驱动。 国内受益方：
• 长电科技（JCET）：2023年完成 4nm Chiplet 封装工艺验证，并在2024年宣布实现国际客户4nm CPU Chiplet封装量产（JCET财报, 2024H1）。
• 通富微电（TFME）：绑定AMD，承接大量Chiplet组装，其2023年年报提到2.5D/3D封装“取得量产突破”，但未披露Die‑to‑Die标准用量。
• 盛合晶微：专注中段晶圆级先进封装，提供硅基Interposer和RDL，服务于国产GPU Chiplet。
• 芯原股份：中国大陆唯一加入UCIe董事会的企业，拥有UCIe PHY IP，但报费率及出货量未公开。
• 设备与材料：中微公司（刻蚀）、拓荆科技（薄膜沉积）等受益于先进封装扩产，但主要服务中道封装工艺，与BoW的关联较为间接。

9. 市场规模

9.1 Chiplet 小芯片市场

根据Omdia《Chiplet Market Analysis 2023》测算，2022年全球Chiplet市场规模（以所有Chiplet产品收入计）约为 18 亿美元，2028 年预计攀升至 205 亿美元（CAGR 44.4%），至2035年达到470亿美元。以此年均复合增长率倒推，2024年大致在37‑40亿美元区间。需要强调的是，Chiplet中Die‑to‑Die互连的“增值”只是其中一部分，专门针对 BoW/UCIe 兼容接口的细分市场尚无独立估算。

9.2 先进封装市场

据Yole Intelligence《Status of the Advanced Packaging Industry 2024》报告，2023年全球先进封装收入约 378 亿美元，同比增长 5.2%，其中2.5D/3D堆叠（正是BoW适用的主要形式）收入约为 90 亿美元，且该细分市场将在 2029 年达到 260 亿美元，年复合增长 19%。这部分封装是BoW物理实现的直接温床。

9.3 Die‑to‑Die 互连 IP 市场

MarketsandMarkets 在《Die‑to‑Die Interface IP Market – 2023》中估算，全球Die‑to‑Die接口IP市场 2023 年约为 1.6 亿美元（包含所有标准及私有IP），预计 2028 年可达到 8.5 亿美元（CAGR 39.5%）。其中 UCIe 相关IP（含BoW物理层衍生）预计将占据主要增量。

9.4 产能相关数字

台积电2024年资本支出预计围绕先进封装投资超过 50 亿美元（公司指引, 2024Q1），主要用于扩充CoWoS产线。保守估算，每片CoWoS-S出货约可对应数个到十数个Die‑to‑Die接口，这些接口按市场均价折合数美元至十数美元价值，以此粗略推算2024年全球Die‑to‑Die物理层实现的硬件价值量在 10–15 亿美元区间。需警惕此推算基于大量假设，实际数据公开资料未见。

10. 玩家对比

下表对比当前主流芯片间互连方案，重点突出BoW在其中的生态位。所列参数均注明来源，空白处表示公开未披露。

关键解读：

• BoW本身更多是物理层规范，在实际商业芯片中，它通常以UCIe Streaming模式出现。因此，所有UCIe兼容Chiplet都可视为BoW的间接商用。
• NVIDIA 的私有方案在性能上可能保持领先，但成本与封闭性限制了多供应商协同，UCIe/BoW在产业广度和民主性上胜出。
• 国内玩家在短期内更易获得BoW/UCIe PHY IP授权并基于成熟封装设备实现，而不是追随NVIDIA私有的高端路线。

11. 风险

11.1 技术路线收敛风险

尽管UCIe成员已超150家，但个别巨头仍可能在内部保持一个“优化的UCIe变体”，再次造成生态割裂。此外，以太网、CXL等在板级实现池化互连的技术进步（例如CXL 3.0支持共享内存），可能削弱把Die‑to‑die集成推向极端的必要性，让部分芯片设计回到“更大单die+板级互连”的老路。

11.2 量产良率与成本

2.5D/3D封装引入了额外的工艺步骤，尤其是中介层和微凸点。台积电CoWoS的总良率虽已成熟，但复合多Chiplet系统的良率乘数效应仍显著。根据行业经验，一颗集成10个Chiplet的芯片，如果每个Die良率95%，封装额外损失3%，总良率可能跌至70%以下。这直接影响经济可行性，大尺寸AI芯片成本可能高达数千乃至上万美元，限制了普及速度。

11.3 散热与物理极限

将数个功耗百瓦的Die通过微凸点面对面堆叠（3D）或紧邻放置，热密度急剧升高。IEEE ECTC 2022一篇综述指出，某些3D V‑Cache架构热点温度瞬间可超过110°C，需要有微流道或背面供电等额外手段。BoW并行总线的物理层若在高温下性能漂移，可能导致难以纠正的误码。目前尚无正式公布的BoW高温老化长期可靠性数据。

11.4 地缘政治与供应链安全

美国出口管制（2023年10月 BIS新规）扩展了对先进封装设备和材料的管制，限制中国获取用于16nm以下制程及先进封装的键合机、检测工具等。这直接导致国内无法自由扩张2.5D先进封装产能，即使有BoW IP，也可能面临“有设计、无可靠封装”的窘境。全球化的Chiplet生态也可能出现分化，形成区域割裂的互相不兼容市场。

11.5 标准推进不及预期

BoW 2.0到UCIe 2.0的升级跨越了近4年，而AI芯片迭代周期往往18个月。标准落地速度与设计公司的需求之间存在速度失配，可能导致部分公司继续采用私有方案抢窗口，削弱标准化的价值。

12. 误读纠偏

误读1：“BoW就是UCIe” 真相：BoW仅为UCIe物理层的一种具体实现。UCIe包含两套PHY（并行BoW与串行RDI），还定义了链路层与协议层。可以说UCIe Streaming模式是BoW的“标准套壳”，但UCIe的完整体系远比BoW庞大。 误读2：“BoW可以替代板级PCIe/CXL” 真相：BoW传输距离仅为毫米级，用于同一封装内Die‑to‑Die。板级互连完全是不同尺度，需依赖SerDes驱动长线缆或PCB走线。BoW不能也无法移植到板级，UCIe 2.0虽新增长距模式（25 mm），但那仍是封装内或同一基板上的走线，不是跨插槽。 误读3：“BoW已经大量出货” 真相：截至2024年底，公开可查采用标准BoW PHY的量产消费芯片几乎不存在。市面上的Chiplet产品多使用私有定制物理层，尽管性能与BoW哲学相近。首批严格意义的UCIe/BoW产品预计2025‑2026年面世。 误读4：“BoW的pJ/bit极低，就不用担心功耗” 真相：0.5 pJ/bit听起来微小，但如果芯片Die‑to‑Die总带宽达到5 Tbps，单纯接口功耗就高达 2.5 W，加上逻辑与静电能耗，整个互连子系统功耗可能超10 W。依然需要仔细建模和管理，尤其在移动/边缘场景。 误读5：“支持BoW意味着生产制造很容易” 真相：微凸点并行总线对封装工艺的容差要求苛刻，包括晶粒共面性、热膨胀系数匹配、走线阻抗一致性等，很多封测厂仍需投入大量研发才能达到规范要求。拥有BoW IP不等于能顺利量产。

13. 最新事件

• 2024年8月：UCIe联盟正式发布UCIe 2.0规范（UCIe官网, 2024）。重大更新包括：引入支持标准封装的长距PHY（速率8 Gbps），明确向后兼容BoW的短距PHY增至16 Gbps，并提供多芯片组内的管理与调试架构。成员总数增至 155 家。
• 2024年6月：台积电在技术研讨会透露，其CoWoS-L（使用局部硅桥的型态）功耗效率进一步改善，并有望与UCIe实现更好的物理层对齐，暗示可为BoW提供优化通道。
• 2023年11月：中国成立“中国Chiplet产业联盟”，联合多家IC设计、封测、基板企业，旨在推动国内Chiplet标准及互连IP生态，初期承认UCIe兼容路径。《中国电子报》报道。
• 2023年10月：美国BIS修订出口管制规则，将“用于实现先进封装中的硅通孔、硅中介层或微凸点的键合设备”纳入管控，扩大对华限制，可能减慢国内独立发展BoW级封装的进度。
• 2023年8月：AMD发布MI300 X AI加速器，内建13个小芯片和经优化的Infinity Fabric互连，并未宣称采用UCIe，但AMD高级副总裁在分析师日表示，未来几代将转向UCIe兼容接口。
• 2023年6月：Synopsys宣布其UCIe PHY IP基于台积电N3E制程流片成功，支持16 Gbps BoW模式，并提供系统级演示。
• **2022年10月