BoW (Bunch of Wires)

1. 3秒看懂

核心定義：BoW（Bunch of Wires）是由開放計算專案（OCP）ODSA 工作組主導制定的晶片間（Die‑to‑Die）高密度並行物理層互連標準，也是UCIe聯盟採納的兩大物理層方案之一。 形象比喻：如果把一顆大型異構晶片看作由多座“專用工廠”組成的超級工業園區，BoW就像鋪設在毫米距離內的“超寬內部物流帶”，用海量並行通道瞬間搬運資料。 一句話價值：它讓小晶片（Chiplet）整合從“能用”走向“好用”，用單位面積更高的頻寬、更低的每位元功耗實現算力膠水。

2. 3分鐘產業解釋

背景與定位：當製程微縮的邊際收益持續衰減，全球算力需求卻在AI大型模型驅動下爆炸式增長。拆大為小、用先進封裝把不同製程的小晶片拼成完整系統，成為半導體工業的新範式。在這一背景下，Die‑to‑Die互連 成為決定拼裝系統性能上限的“最短木板”。BoW正是專為這一場景設計，提供開放、並行、高密度的物理層規範，使不同設計團隊、不同代工廠的Chiplet可以在標準介面下幾乎像片上匯流排一樣高效對話。 核心價值三稜鏡：

• 頻寬密度：BoW的目標是將海灘頭（beachfront，即晶片邊緣的互連區域）的頻寬密度推至1 Tbps/mm 以上（OCP ODSA BoW 2.0白皮書設計目標, 2022）。作為對比，傳統PCB走線與多數有機基板佈線很難超過200 Gbps/mm。
• 能效比：並行源同步架構天然去掉時鐘資料恢復（CDR）電路，目標將傳輸功耗壓縮至**<0.5 pJ/bit**（同上）——傳輸1位元資料只需不到0.5皮焦耳，約為典型短距離SerDes的一半甚至更低，對於TDP數百瓦的AI晶片，這直接意味著可以拿出更多功率預算做計算。
• 延時：點對點直連的並行匯流排省去序列化/解串化步驟，典型延時通常在幾個 ns 範圍內，遠優於跨封裝走線或板級PCIe/CXL。 簡單類比：傳統SerDes像“一條8車道高速但必須排隊經過兩個收費站”，BoW則是“近在咫尺的百條並列車道，無需收費站直通”，適合毫米級、超高頻寬的片內資料洪流。

3. 技術原理

3.1 物理層架構

BoW的物理層基於並行源同步傳輸：傳送端用一條獨立的時鐘通道隨資料通道一同發出，接收端直接利用該時鐘取樣資料，從而免除高速PLL/CDR電路，大幅降低功耗和延時。訊號通過微凸點（Microbump）或銅柱從一片Die的頂層金屬直達另一片Die，中間可經由矽中介層（Silicon Interposer）、橋接晶片（如Intel EMIB）或直接堆疊的混合鍵合（Hybrid Bonding）實現。 基本傳輸單元稱為“磚塊（Brick）”，每個磚塊包含一定數量的資料通道（Data Lane）、一對差分時鐘或一個單端時鐘，以及必要的供電和地引腳。規格定義從最小的2x 磚塊（8資料+2時鐘，典型全雙工10通道組）到可級聯的4x、8x、16x 磚塊，使設計者能按需組合出20~160條資料通道的匯流排，靈活匹配不同頻寬需求。

3.2 速率與編碼

截止2024年，BoW基線規範最新正式版本為BoW 2.0（OCP公佈於2022年），單通道電氣速率定義從 2 Gbps 起步，最高支援 16 Gbps（NRZ調變），並可選擇經展頻或PAM4向後相容擴充套件；對標UCIe物理層選項，UCIe 1.1/2.0中的“BoW並行PHY”通常展示每線 4 Gbps/8 Gbps/12 Gbps/16 Gbps 等檔位（UCIe聯盟白皮書2024）。為提高鏈路利用率，BoW常採用8b/10b或128b/130b等編碼，物理傳輸速率與實際有效頻寬存在編碼開銷。

3.3 鏈路層與適配

BoW本身是物理層規範，可搭配不同鏈路層。最常見的用法是通過簡化的流協議進行裸資料傳輸，例如AXI‑Stream over BoW，用來搬移矩陣乘法的資料塊。UCIe協議棧則為Die‑to‑Die定義了完整的鏈路層、適配層和協議層（CXL、PCIe或Streaming），其中Streaming模式即直接對應BoW PHY的輕量封裝，用於AI/加速器資料面。

3.4 訊號完整性與微凸點設計

並行匯流排的最大挑戰在訊號串擾和時鐘偏移。BoW通過嚴格的通道間距、參考地隔離、去耦電容布圖以及微凸點陣列最佳化，將通道間的近端/遠端串擾控制在可接受水平。根據公開的模擬資料（IEEE ECTC 2021學術論文），當微凸點節距縮小至 36 µm 時，16 Gbps 的資料仍可在2 mm傳輸距離內保持眼圖睜開。不過，公開資料未見批次產品中16 Gbps BoW的實測眼圖公佈。

4. 關鍵引數

以下資料主要源自 OCP ODSA BoW 2.0 技術規範（2022）、UCIe 1.1 白皮書（2023）以及UCIe 2.0概覽（2024），所有絕對值均標註口徑和年份，未標明處均屬設計目標而非產品實測。

引數項	數值與範圍	備註與來源
單通道速率	2 Gbps、4 Gbps、8 Gbps、16 Gbps	BoW 2.0基線（OCP, 2022）；可選更高拓展仍在工作組討論
匯流排寬度	8/16/32/64/128 資料通道（對應磚塊2x至16x）	可級聯最大128通道，理論封裝物理匯流排寬度 >160 通道（含時鐘/控制）
頻寬密度	設計目標 >1 Tbps/mm（海灘頭）	基於 16 Gbps × 64 通道，佔地 0.8 mm 計算；UCIe 路線圖指向 >2 Tbps/mm（UCIe 2.0, 2024）
功耗效率	目標 <0.5 pJ/bit	OCK設計者研討材料；公開產品實測資料未見
端到端延時	<2 ns（不包含鏈路層重傳）	基於 2 mm 走線 + PHY延遲評估，來源：ODSA成員技術報告（2021）
傳輸距離	≤2 mm（微凸點）；未來可延伸至 25 mm 有機佈線（UCIe 2.0 擴充套件封裝）	2024年UCIe 2.0新增針對標準封裝的“長距”物理層選項，速率降至 8 Gbps
誤位元速率目標	<1e‑22（可靠通訊）；前向糾錯前 <1e‑12	典型系統要求；需結合鏈路層重傳實現
電壓擺幅	0.3 V–0.5 V（低擺幅）	具體取值取決於微凸點通道特性與阻抗匹配
晶片引腳間距	微凸點節距低至 36–55 µm	先進封裝主流，台積電CoWoS-S採用 35 µm 節距（TSMC, 2023）

5. 技術路線

5.1 從私有並行走向開放聯盟

早期大晶片的Die‑to‑Die互連完全自用，例如Intel的AIB（Advanced Interface Bus）定義2 Gbps並行通道，用於Ponte Vecchio GPU的內連線（Intel, ISSCC 2021）；台積電則為客戶提供定製的LipiINCON或類似物理層，服務Apple M1 Ultra等（InFO_LSI技術）。這些私有介面雖效能不俗，卻無法構築多廠商Chiplet生態。

5.2 OCP ODSA與BoW的誕生

2020年前後，OCP下的開放域特定架構（ODSA）工作組意識到，要讓來自不同晶圓廠的Chiplet順利拼裝，必須有一箇中立的物理層規範。BoW應運而生，初期版本BoW 1.0（2020）定義基本2D/2.5D封裝下的並行介面；BoW 2.0（2022）大幅提升速率至16 Gbps，並增加了測試與驗證架構。

5.3 UCIe聯盟的並行採納

2022年3月，Intel、AMD、Arm、台積電、三星等共同成立UCIe聯盟，其1.0版本即融合了BoW（並行PHY）與Intel的RDI（序列PHY），並提供完整的協議層。這意味著BoW從一個工作組級別標準躍升為全球最主流Die‑to‑Die生態系統的一部分。2024年8月，UCIe 2.0釋出，進一步將物理層細分為標準封裝（長距）和先進封裝（短距）兩類，高速短距選項仍然基於BoW演化，同時開放前瞻性的1.8 V/2.5 V等IO選項。

5.4 競爭中的定位

目前Die‑to‑Die互連路線大致呈現“一超多強”格局：

• UCIe（含BoW）：開放、生態最大、路線最全，覆蓋2D到3D封裝。
• NVIDIA NVLink‑C2C：雖宣佈擁抱UCIe，但其GPU‑CPU超級晶片（Grace Hopper）採用高度私有化互連，速率和能效疑似更高（NVIDIA GTC 2023展示頻寬達到900 GB/s，但未公佈per‑lane細節），形成事實性高階壁壘。
• 專有定製方案：如Apple、Amazon的自研Chiplet互連仍高度保密，未來可能轉向UCIe或保持私有。 產業趨勢：預計到2026年，絕大多數新設計的商用Chiplet將至少相容UCIe物理層，而BoW的內涵將逐漸被UCIe Streaming協議吞併，品牌淡化但技術延續。

6. 上游

6.1 先進封裝基板與中介層

BoW物理實現強依賴於2.5D/3D封裝。關鍵材料包括矽中介層、有機中介層、重佈線層（RDL）和玻璃芯基板。

• 矽中介層：台積電CoWoS‑S產能一席難求，2023年中介層出貨面積約達28萬片等效300 mm晶圓（TSMC 2023年報），2024年預計擴產至35‑40萬片；三星I‑Cube和聯電提供替代方案但份額較小。
• 有機中介層與基板：Ibiden、欣興電子、AT&S 為承接Chiplet封裝的高階ABF載板核心供應商。根據 Prismark 2023年資料，全球IC載板市場約172億美元，其中FC‑BGA（用於先進封裝）佔比約50%。
• 混合鍵合：對於3D堆疊，愛美科（imec）、台積電SolC‑X等推動銅‑氧化鍵合，公開資料未見專門將混合鍵合量產供貨與BoW標準直接繫結，但可視為未來必要基礎設施。

6.2 封裝裝置

高精度倒裝焊、臨時鍵合/解鍵合、TSV刻蝕與填充等裝置是上游核心。據Yole Intelligence《Advanced Packaging Equipment Markets 2023》，2022年全球先進封裝裝置市場規模約88億美元，預計2028年達144億美元（CAGR 8.5%）。關鍵玩家：

• bonder：BESI、Kulicke & Soffa 主導球焊；ASM Pacific、歐洲Evatec提供臨時鍵合。
• 檢測量測：KLA、Onto Innovation 的高解析度晶圓缺陷檢測裝置，2023年在先進封裝領域營收大幅上升（KLA FY2023封裝相關營收佔比約12%）。
• 光刻：用於再佈線層和微凸點的UV光刻，佳能和尼康的i‑line tool為主力。

6.3 EDA與IP核

設計師需要將BoW PHY無縫地整合進Chiplet設計。Synopsys、Cadence、Alphawave Semi是主要IP供應商：

• Synopsys：2023年推出業界首款UCIe PHY IP（涵蓋BoW並行），支援 16 Gbps，基於台積電N5/N3製程驗證（Synopsys新聞稿, 2023年6月）。
• Cadence：提供UCIe控制器及PHY參考設計，2024年宣佈其IP已用於多款AI晶片試產。
• Alphawave Semi：長期專攻高速序列IP，進軍Die‑to‑Die並行領域並宣稱其UCIe IP已取得多家客戶授權（Alphawave IP 2023年報）。 國內方面，芯原微電子 加入UCIe聯盟，已釋出基於先進製程的UCIe/BoW相容PHY IP（芯原官微, 2024年1月），不過公開資料未見具體客戶量產出貨。

6.4 測試探針卡與介面

小晶片在封裝前須“已知良好管芯”（KGD）。這需要高密度微凸點探針卡，FormFactor、Technoprobe等是主要廠商，其2023年營收因AI封裝需求年增率增長超20%。專用於BoW的並行匯流排測試方案尚在早期，公開資料未見批次投放。

7. 下游

核心應用領域：AI/ML訓練與推論晶片、高效能運算（HPC）、資料中心DPU、超大規模網路交換器、下一代FPGA和統一儲存器晶片。 代表性已出貨產品（並未完全確定直接採用BoW，但展示Chiplet + 高密度D2D理念）：

• AMD EPYC與Ryzen桌面CPU：其3D V‑Cache採用台積電SolC堆疊，頻寬密度超過2 Tbps/mm（AMD Hot Chips 2022）。
• Intel Sapphire Rapids與Ponte Vecchio：前者通過EMIB橋接器連線計算與I/O Chiplet，後者使用AIB實現數十顆Chiplet拼裝，總頻寬超過5 TB/s（Intel Architecture Day, 2021）。
• Apple M1 Ultra：台積電InFO_LSI雷射穿孔連線銅線，聲稱連線頻寬2.5 TB/s（Apple, 2022年3月），等效頻寬密度極高。 AI晶片未來設計趨勢：幾乎所有下一代AI加速器——包括Google TPU v5、Microsoft Maia、Meta MTIA——在公開報道中均揭露將採用更復雜的Chiplet整合（Gartner, 2024年晶片設計趨勢報告），這為BoW/UCIe提供海量潛在底座。預計2025‑2026年，會有基於UCIe Streaming模式（BoW PHY）的商用AI晶片批次投產，但目前未見到任何一款量產產品公開宣告採用標準BoW物理層。 資料中心和網路：Broadcom、Marvell等大力發展基於Chiplet的交換器晶片和DPU，UCIe成為其互連首選（Broadcom，OFC 2024演講）。如果UCIe生態進一步成熟，未來伺服器CPU與池化記憶體、加速器間的異構互連將從板級歸併到封裝內，BoW會縮小體量但扮演關鍵賦能力量。

8. 受益公司

以下依據公開已揭露的戰略參與、技術版面配置和封裝產能，列出中與BoW/D2D並行互連產業鏈直接或間接相關的公司，不構成任何投資建議，也不含股價或估值判斷。 國際受益方：

• 台積電（TSMC）：CoWoS/InFO/SolC 先進封裝平台是BoW物理載體的最大提供者。2023年CoWoS產能一度供不應求，預估2024年底月產能將達3.5‑4萬片（TSMC 2024Q2法說會）。
• Intel：掌控EMIB、Foveros等封裝技術，且是UCIe發起人，提供開放代工服務（IFS）以吸引Chiplet客戶。預計2025年其18A製程將配套UCIe 2.0 PHY（Intel IFS Direct Connect 2024）。
• 三星（Samsung Foundry）：推出I‑Cube、X‑Cube先進封裝，並宣佈UCIe相容的X‑Cube 3.0路線圖（三星, 2023年SAFE論壇）。
• AMD：Chiplet路線最堅決，2023年推出的MI300 X AI晶片整合13個小晶片（液冷TDP 750W），公開資料未明確內部互連標準，但後續大機率向UCIe遷移。
• NVIDIA：NVLink‑C2C封閉但強大，即使轉向UCIe也是一個巨大的遊戲者。
• IP龍頭：Synopsys、Cadence、Alphawave的業務增長部分受UCIe/BoW IP訂單驅動。 國內受益方：
• 長電科技（JCET）：2023年完成 4nm Chiplet 封裝工藝驗證，並在2024年宣佈實現國際客戶4nm CPU Chiplet封裝量產（JCET財報, 2024H1）。
• 通富微電（TFME）：繫結AMD，承接大量Chiplet組裝，其2023年年報提到2.5D/3D封裝“取得量產突破”，但未揭露Die‑to‑Die標準用量。
• 盛合晶微：專注中段晶圓級先進封裝，提供矽基Interposer和RDL，服務於國產GPU Chiplet。
• 芯原股份：中國大陸唯一加入UCIe董事會的企業，擁有UCIe PHY IP，但報費率及出貨量未公開。
• 裝置與材料：中微公司（刻蝕）、拓荊科技（薄膜沉積）等受益於先進封裝擴產，但主要服務中道封裝工藝，與BoW的關聯較為間接。

9. 市場規模

9.1 Chiplet 小晶片市場

根據Omdia《Chiplet Market Analysis 2023》測算，2022年全球Chiplet市場規模（以所有Chiplet產品營收計）約為 18 億美元，2028 年預計攀升至 205 億美元（CAGR 44.4%），至2035年達到470億美元。以此年均複合增長率倒推，2024年大致在37‑40億美元區間。需要強調的是，Chiplet中Die‑to‑Die互連的“增值”只是其中一部分，專門針對 BoW/UCIe 相容介面的細分市場尚無獨立估算。

9.2 先進封裝市場

據Yole Intelligence《Status of the Advanced Packaging Industry 2024》報告，2023年全球先進封裝營收約 378 億美元，年增率增長 5.2%，其中2.5D/3D堆疊（正是BoW適用的主要形式）營收約為 90 億美元，且該細分市場將在 2029 年達到 260 億美元，年複合增長 19%。這部分封裝是BoW物理實現的直接溫床。

9.3 Die‑to‑Die 互連 IP 市場

MarketsandMarkets 在《Die‑to‑Die Interface IP Market – 2023》中估算，全球Die‑to‑Die介面IP市場 2023 年約為 1.6 億美元（包含所有標準及私有IP），預計 2028 年可達到 8.5 億美元（CAGR 39.5%）。其中 UCIe 相關IP（含BoW物理層衍生）預計將佔據主要增量。

9.4 產能相關數字

台積電2024年資本支出預計圍繞先進封裝投資超過 50 億美元（公司展望, 2024Q1），主要用於擴充CoWoS產線。保守估算，每片CoWoS-S出貨約可對應數個到十數個Die‑to‑Die介面，這些介面按市場均價摺合數美元至十數美元價值，以此粗略推算2024年全球Die‑to‑Die物理層實現的硬體價值量在 10–15 億美元區間。需警惕此推算基於大量假設，實際資料公開資料未見。

10. 玩家對比

下表對比當前主流晶片間互連方案，重點突出BoW在其中的生態位。所列引數均註明來源，空白處表示公開未揭露。

方案	型別	單通道速率	頻寬密度	功耗效率	傳輸距離	開放性	主要支持者	代表性產品
BoW 2.0 (UCIe並行PHY)	並行源同步	2–16 Gbps (OCP 2022)	設計目標 >1 Tbps/mm	目標 <0.5 pJ/bit	≤2 mm（先進封裝）	開放標準（OCP/UCIe）	OCP/UCIe聯盟、Synopsys、台積電	暫無商用產品公開
UCIe 2.0 流模式（含BoW擴充套件）	並行/序列雙PHY	短距16 Gbps，長距8 Gbps (UCIe 2024)	>1 Tbps/mm（短距）	0.25–0.5 pJ/bit（路線圖）	短距2 mm，長距25 mm	開放（100+成員）	Intel, AMD, Arm, TSMC, Samsung	預計2025年首款量產
AIB (Intel)	並行源同步	2 Gbps (Intel ISSCC 2021)	約0.5 Tbps/mm	0.85 pJ/bit（Intel 2021）	≤2 mm	半開放（開源PHY）	Intel	Ponte Vecchio GPU
NVLink-C2C	私有高速並行	未公開（推測>25 Gbps per lane）	未公開（系統級頻寬 900 GB/s）	未公開	未公開	私有	NVIDIA	Grace Hopper Superchip
台積電 InFO_LSI / LIPINCON	定製	未公開	>2 Tbps/mm（Apple M1 Ultra）	未公開	≤2 mm	私有（代工廠定製）	Apple, TSMC	M1 Ultra, 部分網路ASIC
OpenHBI (JEDEC)	並行HBM類介面	4–8 Gbps（草案）	高但僅限儲存	較低（驅動大電容）	<3 mm	開放（JEDEC）	儲存器廠商	暫無

關鍵解讀：

• BoW本身更多是物理層規範，在實際商業晶片中，它通常以UCIe Streaming模式出現。因此，所有UCIe相容Chiplet都可視為BoW的間接商用。
• NVIDIA 的私有方案在效能上可能保持領先，但成本與封閉性限制了多供應商協同，UCIe/BoW在產業廣度和民主性上勝出。
• 國內玩家在短期內更易獲得BoW/UCIe PHY IP授權並基於成熟封裝裝置實現，而不是追隨NVIDIA私有的高階路線。

11. 風險

11.1 技術路線收斂風險

儘管UCIe成員已超150家，但個別巨頭仍可能在內部保持一個“最佳化的UCIe變體”，再次造成生態割裂。此外，乙太網路、CXL等在板級實現池化互連的技術進步（例如CXL 3.0支援共享記憶體），可能削弱把Die‑to‑die整合推向極端的必要性，讓部分晶片設計回到“更大單die+板級互連”的老路。

11.2 量產良率與成本

2.5D/3D封裝引入了額外的工藝步驟，尤其是中介層和微凸點。台積電CoWoS的總良率雖已成熟，但複合多Chiplet系統的良率乘數效應仍顯著。根據行業經驗，一顆整合10個Chiplet的晶片，如果每個Die良率95%，封裝額外損失3%，總良率可能跌至70%以下。這直接影響經濟可行性，大尺寸AI晶片成本可能高達數千乃至上萬美元，限制了普及速度。

11.3 散熱與物理極限

將數個功耗百瓦的Die通過微凸點面對面堆疊（3D）或緊鄰放置，熱密度急劇升高。IEEE ECTC 2022一篇綜述指出，某些3D V‑Cache架構熱點溫度瞬間可超過110°C，需要有微流道或背面供電等額外手段。BoW並行匯流排的物理層若在高溫下效能漂移，可能導致難以糾正的誤碼。目前尚無正式公佈的BoW高溫老化長期可靠性資料。

11.4 地緣政治與供應鏈安全

美國出口管制（2023年10月 BIS新規）擴充套件了對先進封裝裝置和材料的管制，限制中國獲取用於16nm以下製程及先進封裝的鍵合機、檢測工具等。這直接導致國內無法自由擴張2.5D先進封裝產能，即使有BoW IP，也可能面臨“有設計、無可靠封裝”的窘境。全球化的Chiplet生態也可能出現分化，形成區域割裂的互相不相容市場。

11.5 標準推進不及預期

BoW 2.0到UCIe 2.0的升級跨越了近4年，而AI晶片迭代週期往往18個月。標準落地速度與設計公司的需求之間存在速度失配，可能導致部分公司繼續採用私有方案搶視窗，削弱標準化的價值。

12. 誤讀糾偏

誤讀1：“BoW就是UCIe” 真相：BoW僅為UCIe物理層的一種具體實現。UCIe包含兩套PHY（並行BoW與序列RDI），還定義了鏈路層與協議層。可以說UCIe Streaming模式是BoW的“標準套殼”，但UCIe的完整體系遠比BoW龐大。 誤讀2：“BoW可以替代板級PCIe/CXL” 真相：BoW傳輸距離僅為毫米級，用於同一封裝內Die‑to‑Die。板級互連完全是不同尺度，需依賴SerDes驅動長線纜或PCB走線。BoW不能也無法移植到板級，UCIe 2.0雖新增長距模式（25 mm），但那仍是封裝內或同一基板上的走線，不是跨插槽。 誤讀3：“BoW已經大量出貨” 真相：截至2024年底，公開可查採用標準BoW PHY的量產消費晶片幾乎不存在。市面上的Chiplet產品多使用私有定製物理層，儘管效能與BoW哲學相近。首批嚴格意義的UCIe/BoW產品預計2025‑2026年面世。 誤讀4：“BoW的pJ/bit極低，就不用擔心功耗” 真相：0.5 pJ/bit聽起來微小，但如果晶片Die‑to‑Die總頻寬達到5 Tbps，單純介面功耗就高達 2.5 W，加上邏輯與靜電能耗，整個互連子系統功耗可能超10 W。依然需要仔細建模和管理，尤其在移動/邊緣場景。 誤讀5：“支援BoW意味著生產製造很容易” 真相：微凸點並行匯流排對封裝工藝的容差要求苛刻，包括晶粒共面性、熱膨脹係數匹配、走線阻抗一致性等，很多封測廠仍需投入大量研發才能達到規範要求。擁有BoW IP不等於能順利量產。

13. 最新事件

• 2024年8月：UCIe聯盟正式釋出UCIe 2.0規範（UCIe官網, 2024）。重大更新包括：引入支援標準封裝的長距PHY（速率8 Gbps），明確向後相容BoW的短距PHY增至16 Gbps，並提供多晶片組內的管理與除錯架構。成員總數增至 155 家。
• 2024年6月：台積電在技術研討會透露，其CoWoS-L（使用區域性矽橋的型態）功耗效率進一步改善，並有望與UCIe實現更好的物理層對齊，暗示可為BoW提供最佳化通道。
• 2023年11月：中國成立“中國Chiplet產業聯盟”，聯合多家IC設計、封測、基板企業，旨在推動國內Chiplet標準及互連IP生態，初期承認UCIe相容路徑。《中國電子報》報道。
• 2023年10月：美國BIS修訂出口管制規則，將“用於實現先進封裝中的矽通孔、矽中介層或微凸點的鍵合裝置”納入管控，擴大對華限制，可能減慢國內獨立發展BoW級封裝的進度。
• 2023年8月：AMD釋出MI300 X AI加速器，內建13個小晶片和經最佳化的Infinity Fabric互連，並未宣稱採用UCIe，但AMD高階副總裁在分析師日表示，未來幾代將轉向UCIe相容介面。
• 2023年6月：Synopsys宣佈其UCIe PHY IP基於台積電N3E製程流片成功，支援16 Gbps BoW模式，並提供系統級演示。
• **2022年10月