埋入式电源轨（Embedded Power Rail, Buried Power Rail, EPR）

1 3 秒看懂

埋入式电源轨是一种颠覆芯片供电架构的纳米级技术——将供电网络从晶体管正面移至晶圆背面，使电力与信号各走各的路。它能在 2 纳米及更先进制程中释放 10% 以上的频率提升潜力、降低约 30% 的 IR 压降，同时节省正面布线空间以容纳更多计算单元。英特尔率先在 18A 节点量产类技术 PowerVia，台积电与三星均将其列入 2 纳米级技术路线，是被高性能计算和 AI 芯片推向产业化的下一代供电基石。

2 3 分钟产业解释

先进制程的晶体管密度每隔一代就接近翻番，但芯片内部的供电网络发展相对迟缓。传统供电模式下，电源线和信号线共同挤占晶体管上方的晶圆正面空间，供电路径长、线宽细、层数多，导致严重的“电源拥堵”：到达晶体管的电压偏低且纹波大，芯片必须在更高电压下驱动电流，造成额外功耗与发热。同时，信号线被电源网格挤压，高速信号的噪声隔离难度加大。这一矛盾在 5 纳米之后迅速恶化，被行业视为摩尔定律的关键物理瓶颈。

埋入式电源轨的根本思路是“供电路权转移”：将晶体管所需的电源总线埋入芯片背面，而正面仅保留信号互联。这相当于在摩天大楼的背部加装专用送电通道，正面楼层全部用于“办公”（逻辑运算和数据传输）。这一变化带来三重收益：

1. IR 压降锐减（据英特尔 2023 年 VLSI 论文展示，PowerVia 可将平台电压下降幅度改善约 30%）：背面粗壮的金属层提供更低电阻路径，电流输送更畅通。
2. 晶体管缩放空间显著扩大：正面布线拥挤度下降，标准单元高度可继续收缩，使芯片面积利用率与晶体管密度同步改善（英特尔报告标准单元利用率提升超过 90%）。
3. 信号与电源隔离，动态噪声降低：高速信号受到的电源扰动大幅减少，芯片能在更高频率下稳定工作。

因此，EPR 不仅是工艺节点的“省电功能”，更是决定能否在 2 纳米及以下节点继续实现每代 15%~20% 性能功耗比提升的基础技术。目前英特尔将其命名为 PowerVia，台积电称为背面供电（BSPDN）并将在 N2P/超级电源轨中落地，三星在 SF2Z 及后续节点中引入。该技术与互补场效应晶体管（CFET）、芯粒（Chiplet）3D 整合互为支撑，共同定义未来十年的算力芯片形态。

3 技术原理

埋入式电源轨技术按电源母线植入的阶段与方向，可划分为前道埋入式电源轨（FEOL Buried Power Rail） 与背面供电网络（BSPDN） 两大类。

3.1 FEOL 埋入式电源轨

在晶体管制造的前端工艺阶段，先在晶圆表面开挖深沟槽并填充超低电阻金属（如铜、钌或钴），形成埋入氧化层内的局部电源轨，随后在其上方构建 FinFET 或纳米片晶体管。电源轨通过埋层接触孔与源极直接相连。此方案使供电触点最短化，但对热预算兼容、材料扩散阻挡和化学机械抛光平整度要求极端苛刻，多用于前沿的 CFET 晶体管概念验证，尚未有量产时间表。

3.2 背面供电网络（BSPDN）

这是目前三大制造商商业化推进的主要方向，工艺步骤可概括为：

1. 正面晶体管与信号互联完成：在标准前道（FEOL）及后道（BEOL）工艺打造完整的功能晶圆，但正面不铺设全局电源网格。
2. 与载体晶圆临时键合：将正面完成的晶圆翻转，通过聚合物粘接层与一无图案的载体晶圆牢固连接，保护正面结构。
3. 晶圆背面减薄：通过研磨与化学机械抛光，将原始厚度 700~800 μm 的硅衬底减薄至数百纳米至数微米，暴露出浅层埋氧层或硅表面。
4. 纳米硅通孔（nanoTSV）烧制：以高 NA EUV 光刻和高选择性深硅刻蚀，从背面对准正面埋入的参考标记，挖出直径仅数十纳米的通孔，直达正面底层金属（如 M0）或埋入电源轨，对准精度需在亚 10 纳米级别。
5. 填充与背面金属层构建：沉积氮化硅/TiN 阻挡层后，填入铜或钌等低电阻金属形成垂直导通，再逐层制造背面供电金属网格（如背面 M1、M2）。这些背面金属可更大胆地使用厚铜层，无需顾虑信号线间寄生。
6. 解键合与最终钝化：通过激光或热滑移移除载体晶圆，获得厚度极薄、双面互联的功能芯片，随后再进行切割封装。

英特尔 PowerVia 已在 2023 年通过测试芯片验证该流程，成功将 E 核测试芯片频率提升 6% 并显著降低 IR 压降（来源：Intel Technology VLSI 2023）。台积电在 2024 年技术研讨会上展示了与背面供电兼容的 N2 衍生工艺，并命名为“超级电源轨（Super PowerRail）”，计划在 A16 节点（约 2026 年）正式搭载。

3.3 面临的技术挑战

• 纳米级对准：数十亿晶体管每个都需精准连接背面通孔，任何偏移都将造成短路或断路，对光刻套刻和刻蚀工艺均匀性提出极限要求。
• 晶圆级平整度与翘曲：超薄晶圆在减薄和背面工艺中极易翘曲，临时键合材料的热稳定性、机械强度与解键合工艺必须精密匹配。
• 热传导：电源轨紧贴晶体管，功率密度局部升温加剧，须依靠背面厚铜层导热和新型界面散热材料。
• 成本增量：增设背面供电预计增加每片晶圆 10%~20% 的工序步骤，资本支出和制造时间显著上升（ASML 等设备商在 2023 年行业会议中估算，但无精确公开份额）。

4 关键参数

以下参数基于英特尔 PowerVia 公开测试结果、台积电技术研讨会资料及 IMEC 路线图归纳，数字均附来源与年份。

• IR 压降改善（衡量电压从供电源到晶体管下降幅度）：英特尔 PowerVia 测试芯片显示，平台电压降改善约 30%，使内核可用电压窗口扩大（Intel 2023 VLSI 论文）；台积电在 2024 年技术研讨会指出，背面供电路径电阻可较传统正面供电降低 40% 以上。
• 标准单元利用率：英特尔报告指标由 70% 左右提升至 90% 以上（来源：Intel 2023 Process Technology, 口径：E 核测试芯片），意味着相同面积可容纳更多晶体管。
• 频率收益：同等功耗下，英特尔测试芯片运行频率提升 6%（Intel 2023 VLSI）。台积电预估背面供电可贡献约 10% 的性能增益（来源：TSMC 2024 技术论坛演讲，未区分频率和架构提升）。
• 晶圆厚度控制：背面减薄后的硅厚度介于 200 nm~2 μm（IMEC 2024 白皮书，口径：先进逻辑工艺范围）。厚度均匀性需达到亚 50 纳米 RMS，否则影响 nanoTSV 电阻一致性。
• nanoTSV 特征尺寸：直径 50~150 nm，深宽比超过 10:1；当前主要用钌或铜填充（公开资料显示，IMEC 演示了 30 nm 直径 nanoTSV）。
• 额外工艺步骤数：行业内估算增加 15%~25% 的掩模及制造步骤（参考应用材料 2023 年投资会议演示文稿，但具体节点数字未披露）。
• 动态功耗降低：台积电声称背面供电可使动态功耗改善 10%~15%（来源：TSMC 2024 Technology Symposium，口径：N2P 工艺预估）。

注：其他公司具体参数如三星 SF2Z 背面供电的性能收益，公开资料未见详细数字。

5 技术路线

5.1 英特尔：PowerVia 先行

英特尔最早将背面供电作为独立技术节点推出。原计划在 20A 节点引入，后调整策略集中在 18A 节点实现量产（Intel 2024 年 2 月投资者会议）。18A 整合 RibbonFET 全环绕栅极晶体管与 PowerVia，预计 2025 年上半年产品流片完成、年中开始批量出货。英特尔已将 18A 评估工具包交付客户，并宣称多个外部客户将采用 18A 代工（来源：Intel 2024 年 Q4 财报电话会议）。

5.2 台积电：从 N2 到超级电源轨

台积电循序渐进。N2（2025 下半年量产）采用纳米片晶体管，正面供电仍为主流，但设计库已为背面供电预留接口。N2P 将增加“超级电源轨”选项，台积电定义为背面电源网的完全实现，预计 2026 年下半年投产。A16 节点（2026 年底）将原生整合超级电源轨与纳米片晶体管，为 HPC 定制平台。台积电路线的特色在于与 3DFabric 先进封装深度耦合，使背面供电的芯片可与多颗芯粒垂直堆叠（来源：TSMC 2025 年 4 月技术研讨会简报）。

5.3 三星：SF2Z 及后续

三星在其 2 纳米 GAA 工艺（SF2）之后，规划 SF2Z 节点引入背面供电网络，目标 2027 年量产。同时，三星在下一代 MBCFET 架构中探索将埋入式电源轨与背面供电结合，但尚未公开具体性能和参数细节。

5.4 研发机构

IMEC 提出多种背面供电架构，包括将电源轨埋入前端并在背面扩展全球供电路径的方案，并建立了 PDK 测试基准。IMEC 与三大家均有合作，持续发布 nanoTSV 可靠性及热阻数据（来源：IMEC 2024 Roadmap）。

路径收敛趋势：三大厂均从 BSPDN 路线入手，FEOL 完全埋入式电源轨短期内尚停留在研发阶段。技术路线逐步收敛到“正面 FEOL 晶体管→纳米 TSV 连接→背面厚铜电网”的主流架构，差异化主要在于通孔材料（钌 vs 铜）和平坦化方案。

6 上游

上游涵盖半导体设备、材料与 EDA/IP 工具，对埋入式电源轨存在直接拉动效应。

6.1 关键设备

• 光刻：nanoTSV 定义需要高数值孔径 EUV（ASML 的 EXE:5000/5200）或先进 ArF 浸没式光刻；套刻精度要求 1.5 nm 以下。ASML 为该市场主导者，尼康和佳能份额较小。
• 深硅刻蚀：应用材料 Producer Etch、泛林集团 Syndion 等深高宽比刻蚀系统负责挖出垂直通孔，需极高的选择比和侧壁垂直度。
• 原子层沉积 (ALD) 与金属填充：钌或钴材料的原子层沉积设备由应用材料、泛林、东京电子提供；铜填充依靠电镀或 PVD，东京电子和应用材料占据主要份额。
• 晶圆键合与减薄：EV Group (EVG)、SUSS MicroTec、东京 ELECTRON 等提供临时键合/解键合机台；减薄与 CMP 设备主要由迪思科（DISCO）、应用材料、EBARA 等提供。
• 计量检测：KLA、应用材料、日立高新的纳米探针和电子束检测设备用于对准验证和缺陷捕获，订单有望随产能扩张显著增长。

公开资料未见分设备在埋入式电源轨市场的精确份额，各厂均将相关技术列为机密，但上述玩家在对应工序中占据主要供应商地位。

6.2 材料

• 超低电阻金属：传统铜需配合钴或钌衬垫，钌因无需阻挡层且电阻低深宽比特性受到青睐（默克、藤仓、ATMI 等供应前驱体）。
• 临时键合材料：Brewer Science、东京应化、杜邦供应热塑性/热固性键合胶，需在高温下保持粘性并零残留解键合。
• CMP 浆料：背面减薄和背面金属平坦化对浆料选择性要求苛刻，Versum（默克旗下）、富士美、杜邦等主导。
• 绝缘介质：低 K 电介质和氮化硅扩散阻挡层由应用材料、液化空气等的化学前驱体保障，新一代气隙方案也在评估中。

数字方面，据 SEMI 2024 年报告，先进工艺的晶圆厂材料支出 2025 年预计约 200 亿美元，但未单独拆分背面供电用材料比重。

7 下游

埋入式电源轨首先渗透 高性能计算与 AI 芯片 市场，包括：

• AI 训练/推理加速器：英伟达、AMD、英特尔、初创企业（如 Cerebras、Graphcore 被收购）等均在推进 2 nm 及 Chiplet 设计，背面供电可大幅降低数千瓦级系统的配电损耗。英伟达 Blackwell 系列目前采用台积电 4NP 工艺，业内预期下一代 Rubin 或后续架构将在 N2/A16 引入背面供电，但暂无官方确认。
• 云端服务器 CPU：英特尔 Xeon 7 后续、AMD EPYC 6 代、Ampere 等有望在 2025—2027 年周期内导入。群选市场对能效极度敏感，背面供电可助单插座芯片密度继续提升。
• 边缘 AI 及网络芯片：博通、Marvell 的定制 ASIC 和 DPU 已在规划 2 nm 制程，背面供电带来的面积微缩和功耗收益使其成为优选。
• 高端移动 SoC：苹果 A 系列与 M 系列、高通骁龙 8 Gen 5 级别、联发科天玑高阶等可能在 N2P 或后续节点采纳，但量产时间或略晚于 HPC，因移动芯片对成本与热约束更苛刻。

公开资料未见明确分应用出货预测，但下游需求由 AI/HPC 主导已为产业共识。据台积电 2024 年 Q3 法说会，HPC 占其营收已达 53%，先进封装与背面供电共同构成客户定制平台的核心卖点。

8 受益公司

注：仅客观梳理产业链布局，不构成任何投资评价。

• 晶圆代工/IDM：台积电（率先提供两代背面供电选项）、英特尔（自研制造并开拓代工，18A 平台）、三星（计划 2027 年 SF2Z）。三家均将背面供电视为争取未来旗舰芯片订单的关键武器。
• 半导体设备：ASML（高 NA EUV 与套刻精度）、应用材料（全流程设备覆盖）、泛林集团（深硅刻蚀与 ALD）、东京电子（涂胶显影、晶圆键合、金属化）、KLA、EVG、DISCO、EBARA 等均直接受益于新工序引入。根据各公司 2024 年收入电话会议，管理层均提及先进制程节点增加带来服务业务与系统销售的双重增长机会。
• 材料与化学品：默克（前驱体、浆料）、杜邦（键合胶和 CMP）、Brewer Science、东京应化等。
• EDA/IP：新思科技（Synopsys）、楷登电子（Cadence）需提供支持背面供电架构的设计实现、提取与仿真流程，其工具升级将拉动维护合同与新许可营收。新思与英特尔合作开发了 PowerVia 的参考流程，楷登也与台积电在 N2P 背面供电设计套件上紧密配合。

所有公司详细财务数字未单独披露背面供电贡献，不便给出精确营收份额。

9 市场规模

由于埋入式电源轨属于制程集成技术，无单独芯片产品市场，其市场规模可从两个维度间接观测：拉动设备和材料支出与影响先进制程晶圆价值。

• 先进制程资本支出：台积电 2025 年资本支出指引为 380~420 亿美元，其 N2 及 N2P 扩产占据相当比重（来源：TSMC 2025 Q1 法说会）。三星半导体业务 2024 年资本支出约 48 万亿韩元，亦涵盖 2 nm 研发与设备采购。两大厂涉及背面供电的专线投资目前隐含在整体数字内，产业分析师估计 2025—2028 年与背面供电直接相关的额外设备投资价值将达数十亿美元量级（来源：Yole Intelligence 2024 报告摘要，未公开精确下限）。
• 专用设备细分市场：晶圆键合与减薄设备市场受 3D 堆叠与背面供电双驱动，Yole 预计 2028 年临时键合设备市场将增至 3.8 亿美元（来源：Yole 2024 “Advanced Packaging Equipment”），2024 年该市场约 2.5 亿美元，CAGR 约 11%，其中一部分增量来自背面供电。
• 先进封装市场协同：埋入式电源轨与 3D 封装共荣，先进封装市场 2023 年规模约 440 亿美元，预计 2029 年达 880 亿美元（来源：Yole 2024）。背面供电作为 2 nm 时代封装一体化方案的重要组成，将直接受益于这一增长。

总体而言，埋入式电源轨本身不形成独立商品，但驱动了整套供应链的价值重塑。由于跨界公司披露颗粒度有限，无法给出单一技术的精确市场总额。

10 玩家对比

数据来源：各公司 2024—2025 投资者简报及技术论坛。

11 风险

• 良率爬坡不确定性：背面供电引入全新纳米对准、减薄和键合模块，初期缺陷密度数倍于成熟工艺。英特尔在 PowerVia 测试中表示良率已达标，但量产规模放大后能否维持尚无长期数据。业界参照早期 FinFET 爬坡史，背面供电大规模量产可能需 2~4 个季度达到经济良率。
• 成本膨胀：额外掩模和工艺步骤直接抬高单片晶圆成本，叠加高 NA EUV 采购压力，2 nm 晶圆价格或较 3 nm 再上涨 30% 以上。对于价格敏感型芯片可能会延迟导入。
• IP 与专利壁垒：英特尔、台积电、IMEC 均形成密集专利组合，特别是 nanoTSV 连接结构和对准方案，追随者可能面临较高许可成本和衍生设计限制。行业标准缺位导致 EDA 复用性低。
• 热密度集中：电源轨紧邻发热源，背面金属层虽改善导电，但也可能形成热障，需要开发埋入微流道、钻石散热等尚未成熟的新热管理方案，或推高系统级热成本。
• 地缘政治出口管制：高 NA EUV 等关键设备受出口管制，可能延阻部分国家部署 2 nm 背面供电产线，导致技术撕裂。
• 需求错配：若 AI 投资热潮降温，或客户发现成本收益比未达预期，可能导致背面供电的产能投入阶段性过剩，影响回报周期。

12 误读纠偏

1. “埋入式电源轨=无线供电” — 错误。芯片仍需要通过物理金属线传输电流，只是电源线移至背面，并非取消导线。
2. “所有 2 纳米芯片都会用” — 不准确。各代工厂提供多版本工艺，初期只有面向最高性能的产品（如 HPC、AI）才会选装 BSPDN 选项，移动低成本平台可略过。
3. “背面供电取代了电源管理芯片 (PMIC)” — 混淆。背面供电是芯片内部配电网络重构，解决纳米尺度的电压降落；PMIC 仍是板级电压转换与调控单元，两者位于不同层级且互相配合。
4. “埋入式电源轨与芯片背面供电是一回事” — 需澄清。广义的埋入式电源轨包含 FEOL 埋入方案和背面供电两种路径，当前行业中“EPR”常混用，但主流量产技术实质是背面供电网络。
5. “埋入即代表一次成型” — 不对。背面供电流程需在晶体管完成后添加背面处理模块，增加约两个月的制造周期，不是简单的单次光刻修改。

13 最新事件

（截至 2025 年 4 月公开信息）

• 2025 年 4 月：台积电在一季度法说会上重申，N2 工艺将于 H2 2025 推出，HPC 与移动客户已签署协议；N2P 超级电源轨预计 2026 下半年量产，A16 节点 2026 年底。同时董事长表示背面供电是客户最关注的技术特征，贡献了能效曲线的关键提升。
• 2025 年 3 月：英特尔 18A 节点完成首批客户 IP 验证，向代工客户交付完整 PDK。英特尔强调 PowerVia 在 18A 中已集成至标准设计流程，良率数据随第二季度产品流片持续改善。
• 2025 年 1 月：三星在 APEC 会议展示 SF2Z 工艺的背面供电测试结构，但未提供详细的电性指标，继续维持 2027 年量产指引。
• 2024 年 12 月：ASML 财报称高 NA EUV 订单储备强劲，多家客户将高 NA 用于 2 nm 开发，包括 nanoTSV 光刻需求，预计 2025—2026 年交付高峰。
• 2024 年 9 月：IMEC 在世界半导体大会上发布背面供电应力管理新方案，解决超薄晶圆翘曲问题，被三大厂商纳入评估。

14 跟踪指标

观察埋入式电源轨产业化的关键定量与定性指标：

1. 工艺里程碑：英特尔 18A CPU 正式产品发布（预计 2025 年 9 月）；台积电 N2 公开性能测试数据；三星 SF2Z 风险试产启动时间。
2. 设备订单：关注 EVG、DISCO、应用材料晶圆键合和减薄设备季度订单量，可以判断背面产线扩张节奏。
3. 良率与缺陷密度公开数据：IFS 及 TSMC 在技术会议分享的 D0（缺陷密度）和 SRAM 良率，反映成熟度。
4. 设计生态接纳度：新思/楷登发布的全工艺设计套件支持状态，以及主要 HPC 客户的流片声明（如英伟达、AMD 透露采用背面供电节点的消息）。
5. 专利风向：以 “backside power delivery” 为关键词检索全球专利，密集申请可能暗示新玩家或技术演进。
6. 热解决方案：伴随背面供电的散热技术收购/合作新闻（如金刚石散热膜、微流体通道），若出现规模化合作，意味着热瓶颈得到突破。

15 信源

• Intel, “Intel’s PowerVia and RibbonFET: A New Era in Logic Scaling,” VLSI Symposium 2023, 2023.
• Intel, “Intel Accelerated: Our Roadmap for Process and Packaging,” Intel Newsroom, 2024.
• TSMC, “2024 Technology Symposium Highlights: Super PowerRail and N2P,” TSMC Official Blog, 2024.
• TSMC, Q1 2025 Earnings Call Presentation, April 2025.
• Samsung Foundry, “2nm Process and Backside Power Delivery,” Samsung Foundry Forum 2024.
• IMEC, “Roadmap for Backside Power Delivery and Nano-TSV,” IMEC White Paper, 2024.
• Yole Intelligence, “Advanced Packaging Equipment Market Monitor 2024,” and “Semiconductor Manufacturing Equipment Quarterly,” 2024.
• SEMI, “World Fab Forecast,” 2024—2025.
• ASML, Q4 2024 and Q1 2025 Investor Call transcripts.
• Applied Materials, Lam Research, Tokyo Electron, “Process Innovation for Sub-2nm,” various investor presentations 2023/2024.
• Synopsys, “Designing with PowerVia: EDA Flow Updates,” 2024.
• Cadence, “Digital Design for TSMC N2P Backside Power,” 2024.
• DISCO Corporation & EV Group, product press releases on backside grinding and temporary bonding, 2024.
• 公开行业自媒体与技术社区报道（如 AnandTech, SemiEngineering），仅作交叉印证，原始信息链已标注源公司。

（正文完）