埋入式電源軌（Embedded Power Rail, Buried Power Rail, EPR）
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埋入式電源軌是一種顛覆晶片供電架構的奈米級技術——將供電網路從電晶體正面移至晶圓背面，使電力與訊號各走各的路。它能在 2 奈米及更先進製程中釋放 10% 以上的頻率提升潛力、降低約 30% 的 IR 壓降，同時節省正面佈線空間以容納更多計算單元。英特爾率先在 18A 節點量產類技術 PowerVia，台積電與三星均將其列入 2 奈米級技術路線，是被高效能運算和 AI 晶片推向產業化的下一代供電基石。
2 3 分鐘產業解釋
先進製程的電晶體密度每隔一代就接近翻番，但晶片內部的供電網路發展相對遲緩。傳統供電模式下，電源線和訊號線共同擠佔電晶體上方的晶圓正面空間，供電路徑長、線寬細、層數多，導致嚴重的“電源擁堵”：到達電晶體的電壓偏低且紋波大，晶片必須在更高電壓下驅動電流，造成額外功耗與發熱。同時，訊號線被電源網格擠壓，高速訊號的噪聲隔離難度加大。這一矛盾在 5 奈米之後迅速惡化，被行業視為摩爾定律的關鍵物理瓶頸。
埋入式電源軌的根本思路是“供電路權轉移”：將電晶體所需的電源匯流排埋入晶片背面，而正面僅保留訊號互聯。這相當於在摩天大樓的背部加裝專用送電通道，正面樓層全部用於“辦公”（邏輯運算和資料傳輸）。這一變化帶來三重收益：
- IR 壓降銳減（據英特爾 2023 年 VLSI 論文展示，PowerVia 可將平台電壓下降幅度改善約 30%）：背面粗壯的金屬層提供更低電阻路徑，電流輸送更暢通。
- 電晶體縮放空間顯著擴大：正面佈線擁擠度下降，標準單元高度可繼續收縮，使晶片面積利用率與電晶體密度同步改善（英特爾報告標準單元利用率提升超過 90%）。
- 訊號與電源隔離，動態噪聲降低：高速訊號受到的電源擾動大幅減少，晶片能在更高頻率下穩定工作。
因此，EPR 不僅是工藝節點的“省電功能”，更是決定能否在 2 奈米及以下節點繼續實現每代 15%~20% 效能功耗比提升的基礎技術。目前英特爾將其命名為 PowerVia，台積電稱為背面供電（BSPDN）並將在 N2P/超級電源軌中落地，三星在 SF2Z 及後續節點中引入。該技術與互補場效應電晶體（CFET）、芯粒（Chiplet）3D 整合互為支撐，共同定義未來十年的算力晶片形態。
3 技術原理
埋入式電源軌技術按電源母線植入的階段與方向，可劃分為前道埋入式電源軌（FEOL Buried Power Rail） 與背面供電網路（BSPDN） 兩大類。
3.1 FEOL 埋入式電源軌
在電晶體製造的前端工藝階段，先在晶圓表面開挖深溝槽並填充超低電阻金屬（如銅、釕或鈷），形成埋入氧化層內的區域性電源軌，隨後在其上方建置 FinFET 或奈米片電晶體。電源軌通過埋層接觸孔與源極直接相連。此方案使供電觸點最短化，但對熱預算相容、材料擴散阻擋和化學機械拋光平整度要求極端苛刻，多用於前沿的 CFET 電晶體概念驗證，尚未有量產時間表。
3.2 背面供電網路（BSPDN）
這是目前三大製造商商業化推進的主要方向，工藝步驟可概括為：
- 正面電晶體與訊號互聯完成：在標準前道（FEOL）及後道（BEOL）工藝打造完整的功能晶圓，但正面不鋪設全域性電源網格。
- 與載體晶圓臨時鍵合：將正面完成的晶圓翻轉，通過聚合物粘接層與一無圖案的載體晶圓牢固連線，保護正面結構。
- 晶圓背面減薄：通過研磨與化學機械拋光，將原始厚度 700~800 μm 的矽襯底減薄至數百奈米至數微米，暴露出淺層埋氧層或矽表面。
- 奈米矽通孔（nanoTSV）燒製：以高 NA EUV 光刻和高選擇性深矽刻蝕，從背面對準正面埋入的參考標記，挖出直徑僅數十奈米的通孔，直達正面底層金屬（如 M0）或埋入電源軌，對準精度需在亞 10 奈米級別。
- 填充與背面金屬層建置：沉積氮化矽/TiN 阻擋層後，填入銅或釕等低電阻金屬形成垂直導通，再逐層製造背面供電金屬網格（如背面 M1、M2）。這些背面金屬可更大膽地使用厚銅層，無需顧慮訊號線間寄生。
- 解鍵合與最終鈍化：通過雷射或熱滑移移除載體晶圓，獲得厚度極薄、雙面互聯的功能晶片，隨後再進行切割封裝。
英特爾 PowerVia 已在 2023 年通過測試晶片驗證該流程，成功將 E 核測試晶片頻率提升 6% 並顯著降低 IR 壓降（來源：Intel Technology VLSI 2023）。台積電在 2024 年技術研討會上展示了與背面供電相容的 N2 衍生工藝，並命名為“超級電源軌（Super PowerRail）”，計劃在 A16 節點（約 2026 年）正式搭載。
3.3 面臨的技術挑戰
- 奈米級對準：數十億電晶體每個都需精準連線背面通孔，任何偏移都將造成短路或斷路，對光刻套刻和刻蝕工藝均勻性提出極限要求。
- 晶圓級平整度與翹曲：超薄晶圓在減薄和背面工藝中極易翹曲，臨時鍵合材料的熱穩定性、機械強度與解鍵合工藝必須精密匹配。
- 熱傳導：電源軌緊貼電晶體，功率密度區域性升溫加劇，須依靠背面厚銅層導熱和新型介面散熱材料。
- 成本增量：增設背面供電預計增加每片晶圓 10%~20% 的工序步驟，資本支出和製造時間顯著上升（ASML 等裝置商在 2023 年行業會議中估算，但無精確公開份額）。
4 關鍵引數
以下引數基於英特爾 PowerVia 公開測試結果、台積電技術研討會資料及 IMEC 路線圖歸納，數字均附來源與年份。
- IR 壓降改善（衡量電壓從供電源到電晶體下降幅度）：英特爾 PowerVia 測試晶片顯示，平台電壓降改善約 30%，使核心可用電壓視窗擴大（Intel 2023 VLSI 論文）；台積電在 2024 年技術研討會指出，背面供電路徑電阻可較傳統正面供電降低 40% 以上。
- 標準單元利用率：英特爾報告指標由 70% 左右提升至 90% 以上（來源：Intel 2023 Process Technology, 口徑：E 核測試晶片），意味著相同面積可容納更多電晶體。
- 頻率收益：同等功耗下，英特爾測試晶片執行頻率提升 6%（Intel 2023 VLSI）。台積電預估背面供電可貢獻約 10% 的效能增益（來源：TSMC 2024 技術論壇演講，未區分頻率和架構提升）。
- 晶圓厚度控制：背面減薄後的矽厚度介於 200 nm~2 μm（IMEC 2024 白皮書，口徑：先進邏輯工藝範圍）。厚度均勻性需達到亞 50 奈米 RMS，否則影響 nanoTSV 電阻一致性。
- nanoTSV 特徵尺寸：直徑 50~150 nm，深寬比超過 10:1；當前主要用釕或銅填充（公開資料顯示，IMEC 演示了 30 nm 直徑 nanoTSV）。
- 額外工藝步驟數：行業內估算增加 15%~25% 的掩模及製造步驟（參考應用材料 2023 年投資會議簡報，但具體節點數字未揭露）。
- 動態功耗降低：台積電聲稱背面供電可使動態功耗改善 10%~15%（來源：TSMC 2024 Technology Symposium，口徑：N2P 工藝預估）。
注：其他公司具體引數如三星 SF2Z 背面供電的效能收益，公開資料未見詳細數字。
5 技術路線
5.1 英特爾：PowerVia 先行
英特爾最早將背面供電作為獨立技術節點推出。原計劃在 20A 節點引入，後調整策略集中在 18A 節點實現量產（Intel 2024 年 2 月投資者會議）。18A 整合 RibbonFET 全環繞柵極電晶體與 PowerVia，預計 2025 年上半年產品流片完成、年中開始批量出貨。英特爾已將 18A 評估工具包交付客戶，並宣稱多個外部客戶將採用 18A 代工（來源：Intel 2024 年 Q4 財報電話會議）。
5.2 台積電：從 N2 到超級電源軌
台積電循序漸進。N2（2025 下半年量產）採用奈米片電晶體，正面供電仍為主流，但設計庫已為背面供電預留介面。N2P 將增加“超級電源軌”選項，台積電定義為背面電源網的完全實現，預計 2026 年下半年投產。A16 節點（2026 年底）將原生整合超級電源軌與奈米片電晶體，為 HPC 定製平台。台積電路線的特色在於與 3DFabric 先進封裝深度耦合，使背面供電的晶片可與多顆芯粒垂直堆疊（來源：TSMC 2025 年 4 月技術研討會簡報）。
5.3 三星：SF2Z 及後續
三星在其 2 奈米 GAA 工藝（SF2）之後，規劃 SF2Z 節點引入背面供電網路，目標 2027 年量產。同時，三星在下一代 MBCFET 架構中探索將埋入式電源軌與背面供電結合，但尚未公開具體效能和引數細節。
5.4 研發機構
IMEC 提出多種背面供電架構，包括將電源軌埋入前端並在背面擴充套件全球供電路徑的方案，並建立了 PDK 測試基準。IMEC 與三大家均有合作，持續釋出 nanoTSV 可靠性及熱阻資料（來源：IMEC 2024 Roadmap）。
路徑收斂趨勢：三大廠均從 BSPDN 路線入手，FEOL 完全埋入式電源軌短期內尚停留在研發階段。技術路線逐步收斂到“正面 FEOL 電晶體→奈米 TSV 連線→背面厚銅電網”的主流架構，差異化主要在於通孔材料（釕 vs 銅）和平坦化方案。
6 上游
上游涵蓋半導體裝置、材料與 EDA/IP 工具，對埋入式電源軌存在直接拉動效應。
6.1 關鍵裝置
- 光刻：nanoTSV 定義需要高數值孔徑 EUV（ASML 的 EXE:5000/5200）或先進 ArF 浸沒式光刻；套刻精度要求 1.5 nm 以下。ASML 為該市場主導者，尼康和佳能份額較小。
- 深矽刻蝕：應用材料 Producer Etch、科林研發集團 Syndion 等深高寬比刻蝕系統負責挖出垂直通孔，需極高的選擇比和側壁垂直度。
- 原子層沉積 (ALD) 與金屬填充：釕或鈷材料的原子層沉積裝置由應用材料、科林研發、東京電子提供；銅填充依靠電鍍或 PVD，東京電子和應用材料佔據主要份額。
- 晶圓鍵合與減薄：EV Group (EVG)、SUSS MicroTec、東京 ELECTRON 等提供臨時鍵合/解鍵合機臺；減薄與 CMP 裝置主要由迪思科（DISCO）、應用材料、EBARA 等提供。
- 計量檢測：KLA、應用材料、日立高新的奈米探針和電子束檢測裝置用於對準驗證和缺陷捕獲，訂單有望隨產能擴張顯著增長。
公開資料未見分裝置在埋入式電源軌市場的精確份額，各廠均將相關技術列為機密，但上述玩家在對應工序中佔據主要供應商地位。
6.2 材料
- 超低電阻金屬：傳統銅需配合鈷或釕襯墊，釕因無需阻擋層且電阻低深寬位元性受到青睞（默克、藤倉、ATMI 等供應前驅體）。
- 臨時鍵合材料：Brewer Science、東京應化、杜邦供應熱塑性/熱固性鍵合膠，需在高溫下保持粘性並零殘留解鍵合。
- CMP 漿料：背面減薄和背面金屬平坦化對漿料選擇性要求苛刻，Versum（默克旗下）、富士美、杜邦等主導。
- 絕緣介質：低 K 電介質和氮化矽擴散阻擋層由應用材料、液化空氣等的化學前驅體保障，新一代氣隙方案也在評估中。
數字方面，據 SEMI 2024 年報告，先進工藝的晶圓廠材料支出 2025 年預計約 200 億美元，但未單獨拆分背面供電用材料比重。
7 下游
埋入式電源軌首先滲透 高效能運算與 AI 晶片 市場，包括：
- AI 訓練/推論加速器：輝達、AMD、英特爾、初創企業（如 Cerebras、Graphcore 被收購）等均在推進 2 nm 及 Chiplet 設計，背面供電可大幅降低數千瓦級系統的配電損耗。輝達 Blackwell 系列目前採用台積電 4NP 工藝，業內預期下一代 Rubin 或後續架構將在 N2/A16 引入背面供電，但暫無官方確認。
- 雲端端伺服器 CPU：英特爾 Xeon 7 後續、AMD EPYC 6 代、Ampere 等有望在 2025—2027 年週期內匯入。群選市場對能效極度敏感，背面供電可助單插座晶片密度繼續提升。
- 邊緣 AI 及網路晶片：博通、Marvell 的定製 ASIC 和 DPU 已在規劃 2 nm 製程，背面供電帶來的面積微縮和功耗收益使其成為優選。
- 高階移動 SoC：Apple A 系列與 M 系列、高通驍龍 8 Gen 5 級別、聯發科天璣高階等可能在 N2P 或後續節點採納，但量產時間或略晚於 HPC，因移動晶片對成本與熱約束更苛刻。
公開資料未見明確分應用出貨預測，但下游需求由 AI/HPC 主導已為產業共識。據台積電 2024 年 Q3 法說會，HPC 佔其營收已達 53%，先進封裝與背面供電共同構成客戶定製平台的核心賣點。
8 受益公司
注：僅客觀梳理產業鏈版面配置，不構成任何投資評價。
- 晶圓代工/IDM：台積電（率先提供兩代背面供電選項）、英特爾（自研製造並開拓代工，18A 平台）、三星（計劃 2027 年 SF2Z）。三家均將背面供電視為爭取未來旗艦晶片訂單的關鍵武器。
- 半導體裝置：ASML（高 NA EUV 與套刻精度）、應用材料（全流程裝置覆蓋）、科林研發集團（深矽刻蝕與 ALD）、東京電子（塗膠顯影、晶圓鍵合、金屬化）、KLA、EVG、DISCO、EBARA 等均直接受益於新工序引入。根據各公司 2024 年營收電話會議，管理層均提及先進製程節點增加帶來服務業務與系統銷售的雙重增長機會。
- 材料與化學品：默克（前驅體、漿料）、杜邦（鍵合膠和 CMP）、Brewer Science、東京應化等。
- EDA/IP：新思科技（Synopsys）、益華電腦（Cadence）需提供支援背面供電架構的設計實現、提取與模擬流程，其工具升級將拉動維護合同與新許可營收。新思與英特爾合作開發了 PowerVia 的參考流程，楷登也與台積電在 N2P 背面供電設計套件上緊密配合。
所有公司詳細財務數字未單獨揭露背面供電貢獻，不便給出精確營收份額。
9 市場規模
由於埋入式電源軌屬於製程整合技術，無單獨晶片產品市場，其市場規模可從兩個維度間接觀測：拉動裝置和材料支出與影響先進製程晶圓價值。
- 先進製程資本支出：台積電 2025 年資本支出展望為 380~420 億美元，其 N2 及 N2P 擴產佔據相當比重（來源：TSMC 2025 Q1 法說會）。三星半導體業務 2024 年資本支出約 48 萬億韓元，亦涵蓋 2 nm 研發與裝置採購。兩大廠涉及背面供電的專線投資目前隱含在整體數字內，產業分析師估計 2025—2028 年與背面供電直接相關的額外裝置投資價值將達數十億美元量級（來源：Yole Intelligence 2024 報告摘要，未公開精確下限）。
- 專用裝置細分市場：晶圓鍵合與減薄裝置市場受 3D 堆疊與背面供電雙驅動，Yole 預計 2028 年臨時鍵合裝置市場將增至 3.8 億美元（來源：Yole 2024 “Advanced Packaging Equipment”），2024 年該市場約 2.5 億美元，CAGR 約 11%，其中一部分增量來自背面供電。
- 先進封裝市場協同：埋入式電源軌與 3D 封裝共榮，先進封裝市場 2023 年規模約 440 億美元，預計 2029 年達 880 億美元（來源：Yole 2024）。背面供電作為 2 nm 時代封裝一體化方案的重要組成，將直接受益於這一增長。
總體而言，埋入式電源軌本身不形成獨立商品，但驅動了整套供應鏈的價值重塑。由於跨界公司揭露顆粒度有限，無法給出單一技術的精確市場總額。
10 玩家對比
| 維度 | 英特爾 (PowerVia) | 台積電 (BSPDN/Super PowerRail) | 三星 (BSPDN) |
|---|---|---|---|
| 技術品牌 | PowerVia（結合 RibbonFET） | 背面供電，A16 節點啟用超級電源軌 | 未品牌化，SF2Z 節點匯入 |
| 首次量產節點 | 18A（2025 上半年） | N2P（2026H2）/ A16（2026 底） | SF2Z（2027 年目標） |
| 電晶體架構 | 全環繞柵極 RibbonFET | 奈米片 (Nanosheet) | MBCFET (多橋通道 FET) |
| 背面供電特色 | 奈米 TSV 直接連線正面 M0，已驗證晶圓級測試 | 漸進式；先預留介面，再全面實施；與3DFabric 深度交織 | 研究將電源軌埋入前端並結合背面電網 |
| 產能計劃 | 初期 Focus 於自有產品及英特爾代工服務客戶，美國與亞利桑那廠承載 | N2 率先在臺南 18 廠量產，N2P 於後續擴張 | 計劃在華城與龍仁基地，目前 2 nm 線仍處在風險試產 |
| 生態準備度 | 已釋出 18A PDK 0.9，授權 EDA 工具 | N2 生態系統就緒，2025 下半年 N2P EDA 流程就緒 | 合作 EDA 廠商，進度晚於對手 |
資料來源：各公司 2024—2025 投資者簡報及技術論壇。
11 風險
- 良率爬坡不確定性：背面供電引入全新奈米對準、減薄和鍵合模組，初期缺陷密度數倍於成熟工藝。英特爾在 PowerVia 測試中表示良率已達標，但量產規模放大後能否維持尚無長期資料。業界參照早期 FinFET 爬坡史，背面供電大規模量產可能需 2~4 個季度達到經濟良率。
- 成本膨脹：額外掩模和工藝步驟直接抬高單片晶圓成本，疊加高 NA EUV 採購壓力，2 nm 晶圓價格或較 3 nm 再上漲 30% 以上。對於價格敏感型晶片可能會延遲匯入。
- IP 與專利壁壘：英特爾、台積電、IMEC 均形成密集專利組合，特別是 nanoTSV 連線結構和對準方案，追隨者可能面臨較高許可成本和衍生設計限制。行業標準缺位導致 EDA 複用性低。
- 熱密度集中：電源軌緊鄰發熱源，背面金屬層雖改善導電，但也可能形成熱障，需要開發埋入微流道、鑽石散熱等尚未成熟的新熱管理方案，或推高系統級熱成本。
- 地緣政治出口管制：高 NA EUV 等關鍵裝置受出口管制，可能延阻部分國家部署 2 nm 背面供電產線，導致技術撕裂。
- 需求錯配：若 AI 投資熱潮降溫，或客戶發現成本收益比未達預期，可能導致背面供電的產能投入階段性過剩，影響回報週期。
12 誤讀糾偏
- “埋入式電源軌=無線供電” — 錯誤。晶片仍需要通過物理金屬線傳輸電流，只是電源線移至背面，並非取消導線。
- “所有 2 奈米晶片都會用” — 不準確。各代工廠提供多版本工藝，初期只有面向最高效能的產品（如 HPC、AI）才會選裝 BSPDN 選項，移動低成本平台可略過。
- “背面供電取代了電源管理晶片 (PMIC)” — 混淆。背面供電是晶片內部配電網路重構，解決奈米尺度的電壓降落；PMIC 仍是板級電壓轉換與調控單元，兩者位於不同層級且互相配合。
- “埋入式電源軌與晶片背面供電是一回事” — 需澄清。廣義的埋入式電源軌包含 FEOL 埋入方案和背面供電兩種路徑，當前行業中“EPR”常混用，但主流量產技術實質是背面供電網路。
- “埋入即代表一次成型” — 不對。背面供電流程需在電晶體完成後新增背面處理模組，增加約兩個月的製造週期，不是簡單的單次光刻修改。
13 最新事件
（截至 2025 年 4 月公開資訊）
- 2025 年 4 月：台積電在一季度法說會上重申，N2 工藝將於 H2 2025 推出，HPC 與移動客戶已簽署協議；N2P 超級電源軌預計 2026 下半年量產，A16 節點 2026 年底。同時董事長表示背面供電是客戶最關注的技術特徵，貢獻了能效曲線的關鍵提升。
- 2025 年 3 月：英特爾 18A 節點完成首批客戶 IP 驗證，向代工客戶交付完整 PDK。英特爾強調 PowerVia 在 18A 中已整合至標準設計流程，良率資料隨第二季度產品流片持續改善。
- 2025 年 1 月：三星在 APEC 會議展示 SF2Z 工藝的背面供電測試結構，但未提供詳細的電性指標，繼續維持 2027 年量產展望。
- 2024 年 12 月：ASML 財報稱高 NA EUV 訂單儲備強勁，多家客戶將高 NA 用於 2 nm 開發，包括 nanoTSV 光刻需求，預計 2025—2026 年交付高峰。
- 2024 年 9 月：IMEC 在世界半導體大會上釋出背面供電應力管理新方案，解決超薄晶圓翹曲問題，被三大廠商納入評估。
14 追蹤指標
觀察埋入式電源軌產業化的關鍵定量與定性指標：
- 工藝里程碑：英特爾 18A CPU 正式產品釋出（預計 2025 年 9 月）；台積電 N2 公開效能測試資料；三星 SF2Z 風險試產啟動時間。
- 裝置訂單：關注 EVG、DISCO、應用材料晶圓鍵合和減薄裝置季度訂單量，可以判斷背面產線擴張節奏。
- 良率與缺陷密度公開資料：IFS 及 TSMC 在技術會議分享的 D0（缺陷密度）和 SRAM 良率，反映成熟度。
- 設計生態接納度：新思/楷登釋出的全工藝設計套件支援狀態，以及主要 HPC 客戶的流片宣告（如輝達、AMD 透露採用背面供電節點的訊息）。
- 專利風向：以 “backside power delivery” 為關鍵詞檢索全球專利，密集申請可能暗示新玩家或技術演進。
- 熱解決方案：伴隨背面供電的散熱技術收購/合作新聞（如金剛石散熱膜、微流體通道），若出現規模化合作，意味著熱瓶頸得到突破。
15 信源
- Intel, “Intel’s PowerVia and RibbonFET: A New Era in Logic Scaling,” VLSI Symposium 2023, 2023.
- Intel, “Intel Accelerated: Our Roadmap for Process and Packaging,” Intel Newsroom, 2024.
- TSMC, “2024 Technology Symposium Highlights: Super PowerRail and N2P,” TSMC Official Blog, 2024.
- TSMC, Q1 2025 Earnings Call Presentation, April 2025.
- Samsung Foundry, “2nm Process and Backside Power Delivery,” Samsung Foundry Forum 2024.
- IMEC, “Roadmap for Backside Power Delivery and Nano-TSV,” IMEC White Paper, 2024.
- Yole Intelligence, “Advanced Packaging Equipment Market Monitor 2024,” and “Semiconductor Manufacturing Equipment Quarterly,” 2024.
- SEMI, “World Fab Forecast,” 2024—2025.
- ASML, Q4 2024 and Q1 2025 Investor Call transcripts.
- Applied Materials, Lam Research, Tokyo Electron, “Process Innovation for Sub-2nm,” various investor presentations 2023/2024.
- Synopsys, “Designing with PowerVia: EDA Flow Updates,” 2024.
- Cadence, “Digital Design for TSMC N2P Backside Power,” 2024.
- DISCO Corporation & EV Group, product press releases on backside grinding and temporary bonding, 2024.
- 公開行業自媒體與技術社群報道（如 AnandTech, SemiEngineering），僅作交叉印證，原始資訊鏈已標註源公司。
（正文完）