线缆插损

1 3 秒看懂

线缆插入损耗（Cable Insertion Loss，IL）是信号沿电缆或互连链路向前传输时，因能量被消耗/泄漏而导致接收端功率下降的物理量，单位为分贝（dB）。公式为   IL = –10 lg(Pout/Pin) 数值越小越好（如 0.3 dB 优于 0.5 dB）：它直接决定接收端能否获得足够强的“干净”信号来恢复数据，是所有高速数字链路、射频通道和光纤链路最核心的链路预算参数。在物理直观上，可以将其想象为水管中的摩擦损失——管道越长、内壁越粗糙、水流速度越快，到达终点的水压就越低。线缆插入损耗正是这种“信号水压”的定量度量。

更为关键的是，插入损耗与频率强相关：同一根线缆在 1 GHz 时可能表现优异，但在 28 GHz 或 56 GHz 时可能衰减到信号几乎无法辨识。这正是为什么每一代高速标准（从 PCIe 4.0 到 7.0）的演进，本质上都在围绕“如何从有限的 IL 预算中抢出可用带宽”展开攻防战。

2 3 分钟产业解释

在 AI 服务器、数据中心、5G 基站和高速存储的物理层，信号正以 64 GT/s（PCIe 6.0）甚至 128 GT/s（PCIe 7.0）的速率奔跑。线缆和连接器不再是“零电阻的理想导线”——每一条走线、每一个过孔、每一对差分对都在“吃掉”高频能量。

• 插入损耗是链路预算的“黑洞”：PCIe 规范从 4.0 到 7.0，能容忍的总通道插损不断收紧；信号速率每翻一倍，相同长度线缆的插入损耗可能因趋肤效应和介质损耗而急剧上升。以 PCIe 5.0（32 GT/s）到 PCIe 6.0（64 GT/s）为例，后者采用了 PAM4 调制方式，虽然符号率减半，但信噪比要求更为苛刻，实际留给通道插损的裕量被压缩了约 30%~40%（公开资料未见 PCIe 7.0 精确预算值，此为行业公开讨论中的趋向性表述）。

• 与回波损耗（RL）的共生关系：IL 表征向前传输的功率损失，RL 表征因阻抗不匹配反射回来的功率。两者共同决定信号完整性；插损过大，眼图就会闭合，CDR（时钟数据恢复电路）无法锁定；回损过大，反射会叠加成码间干扰（ISI）的幽灵。在实际工程中，一条 IL 勉强合格的链路可能因为某处连接器回损恶化而导致整体误码率突破 1E-12 的底线，这正是行业要求 IL 与 RL 必须同时测试、同时达标的原因。

• 产业挑战：整个生态链——从低损耗铜箔/介质材料、精密连接器，到自适应均衡器（CTLE/DFE）和 FEC（前向纠错）算法——都在为“从 IL 预算中抢出几个 dB”而持续演进。这种演进并非线性改良，而是代际跳跃：当铜缆物理极限被触及，产业会自然转向有源铜缆（AEC）和有源光缆（AOC），形成“无源→有源→光电融合”的技术迁移动力。这一动力在 2023—2024 年 AI 算力集群大规模部署的背景下显著加速[来源：公开产业研报趋势，具体年份数据参见本文第 9 节]。

3 技术原理

插入损耗的物理根源需拆解为三类叠加损耗，且均与频率强相关：

1. 导体损耗（高频段主导因素）：高频电流受“趋肤效应”驱动，聚集于导体表层一个极薄厚度内，有效导电截面积锐减、交流电阻骤升。趋肤深度 δ ∝ 1/√f，在 10 GHz 时平滑铜的 δ 仅为 0.66 μm；升至 56 GHz 时 δ 进一步压缩至约 0.28 μm，电流几乎只在铜箔最后几微米内流动。现实中的铜表面宏观光滑但微观粗糙——典型压延铜的 RMS 粗糙度在 0.30.5 μm，而电解铜可能高达 23 μm。粗糙度会延长电流流经路径，进一步推高交流电阻，使导体损耗出现额外“粗糙度因子”加成。Hammerstad-Bekkadal 模型给出经典修正因子 Ksr = 1 + (2/π)·arctan(1.4·(RMS/δ)2)，在 56 GHz 下这一因子可达 1.3~1.8，意味着导体损耗可能比理想平滑表面高出 30%~80%。

2. 介质损耗：绝缘材料中的分子在交变电场下反复极化、摩擦生热，吸收信号能量。损耗角正切 tanδ 越大、频率越高，介质损耗越明显。典型 FR-4 的 tanδ 约为 0.02，在 10 GHz 时介质损耗已可与导体损耗相当；而常用低损耗材料（PTFE/FEP/LCP 等）的 tanδ 已降至 0.001 级甚至更低，以抑制高频下的介质“吃能量”效应。介质损耗的衰减常数 αd = (π·f·√εr·tanδ)/c，与频率呈严格线性关系——频率翻倍，介质损耗直接翻倍。

3. 辐射/泄漏损耗与工艺缺陷：屏蔽层破损、弯曲半径过小（通常不建议小于线缆外径的 5 倍）、连接器压接不良、同心度偏差等均会造成阻抗突变，引发额外的能量辐射和模式转换（差模→共模转换）。这类损耗难以用解析公式精确预测，通常依赖全波 3D 电磁仿真进行量化。

在 S 参数语境中，插入损耗即 S21（或 S12），描述二端口网络正向传输系数。端到端的通道插损可近似为：

  IL(f) ≈ (αc(f) + αd(f)) × Length

其中 αc ∝ √f（考虑铜粗糙度则略高于 √f），αd ∝ f·tanδ。因此，高频下的插入损耗随频率以超过 √f 的速率爬升，这一非线性增长直接限制了无源铜缆（DAC）和 PCB 走线的极限长度。

     损耗构成随频率变化示意
---------------------------------------------------------
 损耗 |
 (dB) |
      |          / 介质损耗主导 (∝ f)
      |        /
      |      /
      |    /
      |  / 导体损耗主导 (∝ √f，含粗糙度修正)
      |/
      +----------------------------------→ 频率 (Hz)
         低            中            高

在实际系统中，还需要考虑阻抗失配导致的等效插损恶化：多次反射在 S21 曲线上形成周期性凹陷（谐振峰），严重时这些凹陷会将可用带宽割裂为多个不连续频段。一个典型的案例是连接器界面处因阻抗跳变（如从 100 Ω 跳至 85 Ω 再跳回 100 Ω）形成的 Fabry-Perot 型谐振，其频率间隔 Δf = v/(2×ΔL)，其中 ΔL 为两个反射面之间的电长度。当这种谐振落在 Nyquist 频率附近时，会对眼图产生灾难性影响。[来源：Bogatin《信号完整性与电源完整性分析》损耗线模型章节]

4 关键参数

评估线缆插入损耗以及相关通道质量，需综合考察以下六项关键指标，它们共同构成链路预算的技术底座：

1. 插入损耗值（dB）：指定频率下 S21 幅度，越小越好；验收标准由具体规范定义。例如，PCIe 5.0 在 16 GHz（Nyquist 频率）下，系统级通道总插损通常要求不超过 –36 dB；PCIe 6.0 因采用 PAM4 和 FEC，允许的通道插损可适当放宽，但信噪比要求更为严格[来源：PCI-SIG 规范公开讨论，精确 dB 值因版本和通道长度而异]。

2. –3 dB 带宽 / 可用带宽：定义为插损相对直流值降低 3 dB 的频率点，标志着通道的有效工作频段。对于 PAM4 信号（频谱能量集中在 Nyquist 频率 fN = 符号率/2），若通道的 –3 dB 带宽低于 fN，则信号将被严重衰减，必须依赖均衡器或 FEC 补偿。行业经验值是通道 –3 dB 带宽至少应达到 0.75×fN 以上才能维持基本的信号完整性。

3. IL 平坦度：在工作频段内 IL 波动幅度峰值-峰值。起伏超过 ±1 dB 通常暴露阻抗失配引起的谐振点或周期性缺陷。平坦度的恶化不止削弱特定频段的信号能量，还会因群延迟失真引发额外的码间干扰。在 PCIe 6.0/7.0 的通道验收中，带内 IL 波动要求通常控制在 ±0.5 dB 以内[来源：明阳电路文章引述的行业实践]。

4. 回波损耗（Return Loss，RL）：虽为独立参数，却与 IL 协同规定通道质量。RL 表征因阻抗不匹配反射回源端的能量比例，RL = –20 lg(|S11|)。PCIe 规范通常在 Nyquist 频率附近要求 RL ≥ 10~15 dB，意味着反射功率不超过入射功率的 3%10%。IL 与 RL 的耦合效应体现为：RL 差的通道，其有效 IL 会因多次反射而恶化 13 dB。

5. 阻抗一致性 / 时域反射（TDR）：差分阻抗偏离标称值（如 100 Ω）会引发局部反射。TDR 测量可以精确定位阻抗跳变的位置和幅度。在高速连接器领域，阻抗控制在 ±5% 是量产合格线，±3% 属于精密等级[来源：明阳电路文章]。

6. 环境耐久性：温度循环（如 –40°C~+85°C）、湿热老化（85°C/85% RH）、弯折次数对 IL 和 RL 稳定性的影响。光纤连接器标准如 IEC 61300 系列规定插拔 1000 次后 IL 变化应 ≤0.2 dB，RL 仍保持 ≥25 dB[来源：维库仪器仪表网]。铜缆组件类似地要求弯曲 500~1000 次后 IL 增量不超过 0.5 dB（公开资料未见统一标准，此为行业典型要求）。

5 技术路线

不同应用场景下，线缆插入损耗的制约因素和缓解策略存在显著差异。以下以量化表形式给出主要技术路线的对比，所有数值均标注来源或说明为行业经验范围。

6 上游

线缆插入损耗的源头性能由上游材料和基础元件决定，这一环节的进步构成了整个产业链技术迭代的物理基础。以下是上游环节的核心构成：

原材料层：

• 低粗糙度铜箔：这是导体损耗控制的源头工艺。HVLP（超低轮廓）铜箔的 RMS 粗糙度控制在 0.3 μm 以下，SVLP（超超低轮廓）进一步压至 0.2 μm 级，而普通电解铜箔的粗糙度在 2~3 μm。在 28 GHz 以上频率，粗糙度因子 Ksr 的差异直接转化为 15%~30% 的导体损耗差异。主要供应商包括日系厂商（古河电工、三井金属）和台系厂商（金居开发、长春石化），中国大陆近年也有少量产线投产但良率和一致性仍在追赶期（公开资料未见产能精确数据）。

• 低损耗介质基材：PTFE（聚四氟乙烯，tanδ≈0.00050.001）、LCP（液晶聚合物，tanδ≈0.0020.004）、高性能环氧树脂体系（如松下 Megtron 6 tanδ≈0.002、Megtron 7 tanδ≈0.001）等构成高频介质的核心材料体系。介质基材的选择不仅影响介质损耗，还决定层压板的热机械稳定性和加工性。Rogers Corporation（美国）的高频层压板（RO3000/RO4000 系列）长期占据高端市场份额；松下的 Megtron 系列在高速数字 PCB 领域广泛应用；生益科技等中国大陆企业在 2022—2024 年加速高频基材推广，但在 112 Gbps 等级应用的份额仍较低[来源：公开财报和行业研报趋势]。

• 精密绝缘粒子与屏蔽材料：线缆内部的绝缘发泡粒子尺寸和均匀性直接影响等效介电常数 εr 和阻抗一致性；物理发泡 FEP 的 εr 可低至 1.31.5，远优于实心绝缘的 2.02.3。屏蔽层的编织密度和材料（镀银铜丝 vs. 铝箔绕包）决定辐射损耗和抗干扰能力。

组件与连接器层：

• 精密连接器端子：差分连接器的金手指间距、端子几何形状和镀层工艺是 IL 和 RL 的关键控制点。以 112 Gbps 应用的背板连接器为例，其端子公差需控制在微米级，金镀层厚度和均匀性经严格管控。Amphenol、TE Connectivity、Molex 占有全球 60% 以上的高端连接器市场份额（2023 年 Bishop & Associates 数据估算，具体份额随年度更新，公开资料未见精确值）。
• 高精度绝缘粒子与陶瓷插芯：光纤连接器的氧化锆陶瓷插芯同心度要求 ≤1 μm，这是决定光纤 IL 和 RL 的工艺核心。日本住友电工、京瓷等企业在这一细分领域长期领先。

7 下游

下游应用场景的爆发直接拉动对极低插入损耗互连方案的需求，以下为主要下游领域及其趋势：

AI 服务器与 GPU 高速互联： AI 训练集群对 GPU 间互联带宽的要求催生了大量高速线缆需求。NVIDIA NVLink 的线缆数量随 GPU 数量呈超线性增长：一个 8-GPU 节点的 SGX 系统可能需要数十条 NVLink 线缆，而 256-GPU 系统则需要数千条（2024 年 H100/B200 系统典型配置，公开报道估算）。这些线缆必须在 112 Gbps PAM4 每通道速率下工作，IL 预算极为紧张，驱动了 AEC 和 AOC 方案的渗透率在 2023—2024 年显著提升。

数据中心交换机与路由器背板： 400G/800G 端口带宽升级（2023—2025 年为行业主力部署期）要求背板和内部互联的通道插损压缩到 PCIe 5.0/6.0 等级的预算范围以内。一台 800G 交换机内部可能包含数百条差分对走线，累计 IL 控制成为系统级设计的刚性约束。

5G/6G 基站前传与回传： 5G 基站的前传（CPRI/eCPRI）通常需要线缆长度达数十米至数百米，插入损耗需在极高频率（数十 GHz）下严格控制。这一场景正在推动“铜退光进”趋势加速：光纤在前传中的渗透率从 2020 年的不足 40% 上升至 2025 年预估的 70% 以上（公开资料未见精确统计口径，此为行业趋向性判断）。

汽车高速以太网与车载影像： L3+ 自动驾驶需要车载骨干网的速率达到 10G/25G 以太网级别，同时车内线束长度可超 15 m，对 IL 和电磁兼容性提出双重挑战。车载连接器还需满足 –40°C~+125°C 宽温和振动耐久性要求，这使得材料的 CTE（热膨胀系数）匹配成为新的难点。

医疗影像与内窥镜电缆： 内窥镜电缆同时传输高带宽的视频信号、照明功率和控制信号，且线缆直径必须极细（通常 <2 mm）。这种极端约束下，插入损耗与物理尺寸之间的折中成为设计核心。

8 受益公司

以下梳理产业链中直接受益于线缆插损控制需求升级的代表性企业，按环节分类，均基于公开财务和市场信息来源。声明：本列表仅为产业链格局描述，不构成任何买入或卖出建议。

连接器与线缆组装：

• Amphenol（安费诺，美国）：全球最大连接器供应商之一，高速背板/线缆组件在数据中心市场占据领先份额。2023 年公司整体营收约 125 亿美元，其中通信解决方案板块增速在 2023 年达到两位数（来源：Amphenol 2023 年报）。
• TE Connectivity（美国）：工业和通信连接器为主要业务板块，2023 财年营收约 160 亿美元（来源：TE Connectivity 2023 年报），高速数据传输产品线持续受益于 AI 数据中心建设。
• Molex（美国，科氏工业旗下）：专注高速差分连接器和高密度背板方案，未被单独上市财报数据覆盖。
• 立讯精密（中国大陆）：A 股上市，2023 年营收约 2,350 亿元人民币，连接器与线缆组件为第二大业务板块，覆盖从消费电子到数据中心的高速线缆（来源：立讯精密 2023 年报）。

PCB/高频基材：

• Rogers Corporation（美国）：高频基材核心供应商，2023 年营收约 9.5 亿美元，其中先进电子解决方案（含高速数字用层压板）贡献主要增量（来源：Rogers 2023 年报）。
• 生益科技（中国大陆）：A 股上市，中国大陆最大覆铜板企业，2023 年营收约 180 亿元人民币，高频高速基材比重处于持续提升阶段（来源：生益科技 2023 年报）。
• 松下电工（Panasonic，日本）：Megtron 系列高速基材全球领先，无单独上市财报细分数据可查。

测试测量：

• Keysight Technologies（是德科技，美国）：矢量网络分析仪（VNA）全球市占率第一，2023 财年营收约 55 亿美元，通信测试贡献主要营收（来源：Keysight 2023 年报）。
• Anritsu（安立，日本）：VNA 和高速接口测试主要供应商，公开资料未有细分到插损测试仪的份额数据。
• 普源精电（中国大陆）：A 股上市，提供经济型 VNA 和射频测试方案，2023 年营收约 7 亿元人民币（来源：普源精电 2023 年报），在高速自动化插损测试领域份额尚在拓展阶段。

芯片与有源方案：

• Astera Labs（美国，纳斯达克上市）：专注数据中心互连 Retimer 芯片，2024 年上市，公开资料显示其 PCIe 6.0 Retimer 已进入量产阶段。
• Marvell Technology（美国）：数据中心 SerDes 和 PAM4 DSP 芯片主要供应商，2024 财年营收约 55 亿美元（来源：Marvell 2024 年报）。

9 市场规模

线缆与连接器市场因 AI 数据中心建设而进入需求扩张周期，但精确的市场规模受统计口径影响较大，以下数字均标注来源和口径。

• 全球连接器市场：根据 Bishop & Associates 数据，2023 年全球连接器市场规模约 840 亿美元，其中通信/数据通信板块占比约 22%，对应约 185 亿美元。该机构预测 2024—2028 年整体市场 CAGR 约 5%~6%，通信板块受 AI 驱动增速高于平均。注意：该数据统计口径涵盖所有连接器类型，并非全部与高速插损强相关。

• 全球高速线缆组件市场（DAC/AEC/AOC）：LightCounting 数据（2023 年报告）指出，2023 年全球高速直连铜缆（DAC）和有源铜缆（AEC）市场规模约 18 亿美元，AOC 市场规模约 14 亿美元，合计约 32 亿美元。该机构预测到 2028 年，AEC 和 AOC 合计市场将以 20%+ 的 CAGR 扩张至 80 亿美元以上，驱动力为 AI 集群组网和 800G/1.6T 端口升级。注意：DAC 的市场增速预计将放缓甚至出现结构性下降，因传输距离瓶颈导致需求向 AEC/AOC 迁移。

• 高频基材市场：公开资料未见针对“低 tanδ 高速数字基材”的独立市场规模统计。Prismark（2023 年数据）统计全球覆铜板市场约 140 亿美元，其中高频高速基材（含 PTFE/LCP/高性能环氧）占比约 12%15%，对应约 1721 亿美元，预计 CAGR 约 8%~10%（2023—2028E）。

• 矢量网络分析仪市场：公开资料显示 2023 年全球 VNA 市场约 5~6 亿美元，Keysight 占据主导份额。插损测试是 VNA 的核心应用之一，但其市场规模统计通常包含在无线通信测试的大口径中，精确的“插损测试仪”独立市场规模未见公开第三方数据。

• 中国本土市场：产业调研网（2023 年报告）统计中国插损测试相关设备市场约 1520 亿元人民币（口径含 VNA、光功率计、回损测试仪等），预计 2025 年达 2530 亿元人民币[来源：产业调研网]。

核心判断：线缆插损相关产业链的市场规模呈现“双速增长”格局——高端高速段（112 Gbps+ 的 AEC/AOC、HVLP 材料、精密 VNA）增速显著优于产业平均水平，而中低端铜缆和通用材料增速趋稳。这一分化与 AI 数据中心投资周期高度相关，其持续性取决于 2025—2027 年 1.6T 端口和 PCIe 7.0 的商业化进度。

10 玩家对比

以下围绕“低插入损耗互连方案”这一命题，将主要解决方案提供商分为三大阵营进行对比。所有技术性能和财务数据均基于公开资料，并标注来源。

来源说明：市场规模与份额数据为行业综合估算，精确细分口径数据公开资料未见；财务数据均基于相关公司已发布年报。

11 风险

投资和产业参与方需正视以下与技术演进、产业结构、供应链相关的不确定性：

1. 技术替代风险：铜缆向光缆的结构性迁移 当无源铜缆的有效传输距离被 224 Gbps 速率压缩至 1.5 m 甚至 1 m 以下时，DAC 的适用场景将大幅萎缩，仅剩机架内跳线和极短距板间互联。这一趋势可能对传统铜缆组件制造商（尤其是 DAC 依赖度高的企业）构成结构性挑战。迁移的速度取决于 AOC 和 AEC 成本下行的节奏——目前 112 Gbps AOC 的单端成本仍比 DAC 高 3~5 倍（2023—2024 年行业经验，公开资料未见精确比价数据），若这一价差在 2026—2027 年因硅光技术集成而显著缩小，DAC 的市场出清可能加速。

2. 材料供应链的集中度风险 极低粗糙度铜箔和特定超低 tanδ 基材的产能高度集中在少数日系和台系厂商手中。若因地缘政治或产能调配原因导致供应中断，将直接影响高端线缆组件的出货。2023—2024 年全球半导体供应链紧张虽趋于缓解，但铜箔和特种基材的产能扩充周期长（18~24 个月），供给弹性不足。

3. 插损测试“测不准”风险 在 112 Gbps 和 224 Gbps 通道的验收中，插损的测量精度要求极高（目标不确定度 <0.2 dB）。夹具去嵌入（de-embedding）误差、校准件老化、多端口 VNA 的串扰都可能引入系统性测量偏差，造成“误判合规”或“误判失效”，进而导致产线批量质量事故。这一风险在自动化高速产线完全依赖测试设备决策的环境下尤为凸显。

4. 标准化进程的不确定性 PCIe 7.0 的通道插损预算精确值和最终合规验证方法目前仍处于草案阶段（截至 2024 年底），IEEE 802.3 高带宽互连标准也在持续讨论中。若最终规范趋严程度超出产业准备，可能导致多家供应商延迟通过认证，造成短期供需缺口。反之，若规范放宽，则可能削弱高端材料和精密连接器的溢价空间。

5. 宏观经济与数据中心资本支出波动 AI 和云服务商的数据中心资本支出是当前产业链需求的核心引擎。若 2025—2026 年出现 AI 投资回报率不及预期、客户降低资本支出增长节奏的场景，高速互连产业链可能面临库存调整和订单下滑的短期冲击，这一点已在 2022 年消费电子调整周期中有所预演。

12 误读纠偏

误读 1：“插入损耗就是线缆电阻造成的直流衰减。”

纠偏：直流电阻消耗确实会贡献插损，但在 GHz 级信号下，真正主导的是趋肤效应引发的交流电阻上升以及介质极化损耗，它们随频率指数级加重，远非直流电阻所能刻画。一根在直流下电阻仅为 0.1 Ω 的铜缆，在 56 GHz 时其有效交流电阻可能升高至 15~25 Ω（受趋肤和粗糙度共同作用），对应的插入损耗增量超过一个数量级。

误读 2：“只需用均衡器补偿插损即可，线缆本身差一点无妨。”

纠偏：均衡放大（CTLE/DFE）虽能部分补偿高频衰减，但不可避免地放大噪声和串扰；当插损过大导致眼图完全闭合，信噪比已跌破 CDR 锁定的物理极限，再强的均衡也无济于事。更重要的工程约束是：均衡器的动态范围和功耗有限，一个通道多消耗 3 dB 均衡增益，可能意味着芯片功耗增加 15%~20% 且设计复杂度骤升（来源：《信号完整性与电源完整性分析》均衡章节公开原理，精确功耗-增益换算依芯片工艺而定）。

误读 3：“只要 IL 合格，RL 差一点没事。”

纠偏：RL 差的通道会形成多次反射“幽灵”，这些反射在接收端叠加为前体/后体 ISI，直接侵蚀眼图开口。一条 IL 在 Nyquist 频率刚好 –35 dB 的通道，若 RL 恶化为 –5 dB（反射功率占 32%），其实际有效眼高可能因 ISI 叠加而下降 40% 以上。IL 和 RL 必须同时达标，不可割裂对待。

误读 4：“光纤没有插入损耗问题。”

纠偏：光纤的传输损耗（每公里 dB 值）虽然远低于铜缆，但连接器、接头和弯曲处的耦合损耗仍然是 IL 的重要来源，尤其在光链路预算紧张的短距数据中心网络（如 400GBASE-SR4.2）中，一对脏污的 MPO 连接器可引入 2~3 dB 额外 IL，足以让整条链路预算崩溃。

误读 5：“数字越低越好，所以拼命选最低 IL 就是最优方案。”

纠偏：极低 IL 常以更高材料成本、更厚线缆、更硬介质为代价。系统设计需要在 IL、成本、柔韧性、屏蔽效能之间寻求最优平衡。例如，物理发泡绝缘虽能降低 IL，但抗压和耐弯性能弱于实心绝缘，不适合拖链式动态应用场景。追求 IL 的绝对最低值不等于最优工程决策。

13 最新事件

2024 Q4：PCIe 7.0 规范 v0.5 草案发布 PCI-SIG 于 2024 年下半年发布了 PCIe 7.0 规范 v0.5 草案，明确了 128 GT/s 速率下沿用 PAM4 调制和增强型 FEC。草案中对通道插损预算的精确数值尚未最终公开，但行业舆论普遍指向预算将进一步收窄至 PCIe 5.0 的 50%~60% 水平（公开资料未见 PCI-SIG 官方确认值）。受此预期影响，领先连接器厂商和基材供应商已加速 224 Gbps 验证平台的搭建。

2024 Q3：NVIDIA Blackwell 架构 NVLink 线缆需求释放 NVIDIA Blackwell GPU（B100/B200）于 2024 年发布，其 NVLink 互联采用 112 Gbps PAM4 每通道方案，HGX/B 系统内 NVLink 线缆数量较上一代 H100 系统增长约 50%（公开报道估算，精确线缆数量取决于系统配置）。这直接拉动了 2024 年下半年高速 DAC/AEC 线缆的采购需求，部分供应商 Q3 出货环比增长超 20%（公开资料未见具体厂商出货量）。

2024 年：中国本土极低粗糙度铜箔产能开启小批量出货 据公开行业报道，中国大陆数家铜箔厂商在 2024 年实现了 HVLP 等级铜箔的小批量出货，RMS 粗糙度控制在 0.4 μm 以下，但产品的一致性和 28 GHz 以上的 S21 表现仍需通过下游线缆厂商的验证周期。若 2025 年通过认证，将有望缓解 HVLP 铜箔由日台系厂商独家供应的局面。

2024 年：AI 数据中心建设推高高精度 VNA 需求 是德科技 2024 财年 Q3 财报电话会提及（公开来源），其网络测试业务（含 VNA 和高速互连测试）受 AI 数据中心客户资本支出推动实现两位数同比增长。中国市场也出现 VNA 交付周期延长现象，部分热门型号排期从 2023 年的 46 周延长至 2024 年下半年的 1014 周，反映测试设备需求端的集中释放。

14 跟踪指标

以下指标供产业研究和投资判断时持续追踪，均标注数据来源类型。

技术演进指标：

• PCIe 7.0 通道插损预算最终值（2025 年预计公布）：届时可精确量化对材料、连接器、线缆的冲击。关注 PCI-SIG 官方发布（www.pcisig.com）。
• 224 Gbps PAM4 每通道 DAC/AEC/AOC 产品商业化时间线：关注主要连接器厂商（Amphenol/TE/立讯）和芯片厂商（Astera Labs/Marvell）的官网产品发布和投资者演示。
• NYQUIST 频率插损的可制造极限：行业会议（DesignCon、IEEE EPEPS）每年会披露最新的材料损耗和连接器性能极限，可作为产业能力边界的基准。

供需与产能指标：

• HVLP/SVLP 铜箔产能扩张公告：关注古河电工、三井金属及中国大陆铜箔厂商的产能规划（公开财报/投资者关系材料）。
• 高速线缆组件出货量季度数据：头部连接器厂商（Amphenol、TE Connectivity）的季度财报中通常披露通信板块营收增速。
• VNA 和自动化测试设备出货量/积压订单：是德科技、安立等公司的财报“订单出货比”（Book-to-Bill）可反映测试产能的松紧。

市场结构指标：

• AEC/AOC 在新建数据中心的渗透率变化：LightCounting 等第三方机构年度报告提供量价拆分，通常在每年 Q2 发布上一年的精确数据。
• 光模块厂商（中际旭创/Coherent/光迅等）800G/1.6T 产品出货占比：因 AOC 本质是“光模块+光纤”集成，光模块厂商的营收结构可间接反映 AOC 渗透节奏。

质量标准指标（行业公开数据有限，主要依赖内部或付费报告）：

• 高速线缆组件产线插损/回损一次通过率：行业良率基准，通常在 90%~95%，低于 85% 则暗示制造工艺或材料出现系统性问题。
• 连接器插拔寿命与 IL 稳定性认证进展：关注 IEC 标准更新和各厂商产品手册中耐久性测试数据的演变。

15 信源

本文关键信息和数据引用自以下公开来源，按引用频次排列：

1. 明阳电路公开文章：《PCB 插入损耗原理与 PCIe 7.0 挑战》，发布时间 2024 年，提供阻抗公差、材料选型及损耗预算趋向性信息。原文经网易平台转载。
2. 维库仪器仪表网：“光纤连接器插入损耗标准”词条，提供光纤连接器 IL/RL 验收标准和插拔耐久性数据。
3. 产业调研网（www.cir.cn）：插损测试仪行业前景、插线式连接器行业发展趋势两份公开报告（2023 年），提供中国本土市场规模估算和设备趋势。
4. OFweek 光电百科：“插入损耗”词条，提供 IL 物理定义和公式。
5. Eric Bogatin，《信号完整性与电源完整性分析》（第 2 版），提供损耗线模型、阻抗谐振和均衡极限的学术原理。
6. PCI-SIG 官网（www.pcisig.com）：PCIe 各代规范的通道损耗模板和合规框架。
7. Bishop & Associates：全球连接器市场年度报告（2023 年数据），提供市场总规模和板块拆分。该报告为付费订阅，公开引用数据来自多家行业媒体二次报道。
8. LightCounting：高速线缆和光模块市场报告（2023 年），提供 DAC/AEC/AOC 市场规模和预测。该报告为付费订阅，公开引用数据来自媒体摘要。
9. 各上市公司年报/财报：Amphenol（2023 年报）、TE Connectivity（2023 年报）、Rogers Corporation（2023 年报）、Keysight Technologies（2023 年报）、立讯精密（2023 年报）、生益科技（2023 年报）、中际旭创（2023 年报）、普源精电（2023 年报）、Marvell Technology（2024 年报）。所有财务数字均基于公开文件，具体数值引用已标注年份和来源。
10. 21ic 电子网：《线损补偿技术》，2023 年发表，提供 DC 压降场景对比案例。原文 URL 见参考列表。

声明：本文未引用任何内幕信息或非公开数据。对于行业经验值、趋向性判断和未标注具体出处的定性描述，均已标明“公开资料未见精确值”“行业共识”“趋向性判断”等限定语，并建议读者关注第 14 节跟踪指标，以获取最新权威数据。本文不构成任何证券或产品的买卖建议。