CEI-112G
3 秒看懂
CEI-112G 是 OIF（Optical Internetworking Forum）定义的每通道 112 Gbps 通用电气接口规范，采用 PAM4 调制（符号率 56 GBaud），是当前 800GbE / 下一代 1.6TbE 网络底层物理通道的核心速率基准。可以把它理解为：高速数字互联的”车道标准”——每条物理通道跑 112G，8 条道凑成 800G，16 条道凑成 1.6T。
3 分钟产业解释
为什么需要 CEI-112G？
在 AI 训练集群中，单个 GPU 机架可能消耗 数 Tbps 的互连带宽（NVLink、InfiniBand、RoCE）。传统 100GbE（4×25G NRZ）和 400GbE（8×53G PAM4）已经不能满足万卡集群的通信需求。网络侧需要将单通道速率翻倍，在不等比增加通道数量的前提下实现带宽倍增——这就是 CEI-112G 的产业定位。
产业角色一句话
| 层级 | 角色 |
|---|---|
| 规范定义 | OIF CEI-112G 工作组 |
| 以太网标准映射 | IEEE 802.3df（800GbE）/ 802.3dj（1.6TbE） |
| SerDes IP 供应商 | Broadcom、Marvell、Cadence（eSilicon 资产）、Synopsys、Alphawave Semi、Credo、Cisco 等 |
| 终端部署场景 | AI 训练交换机、数据中心 Spine-Leaf、光模块（800G OSFP/QSFP-DD） |
资本市场视角
CEI-112G 本身不是一个”产品”，而是底层 IP 标准。真正的投资映射在于：谁能率先量产通过 CEI-112G 认证的 SerDes IP，并集成进交换芯片 / DPU / NIC / 光模块 DSP 中。每一代速率升级都是重新切蛋糕的窗口。
15 分钟专家深入
1. 标准体系定位
OIF（接口规范制定）
└─ CEI (Common Electrical Interface)
├─ CEI-28G → 100GbE 时代的 NRZ 通道
├─ CEI-56G → 400GbE 时代的 PAM4 通道
├─ CEI-112G → 800GbE / 1.6TbE 时代的 PAM4 通道 ← 本文
└─ CEI-224G → 3.2TbE+ 时代（规划中，PAM4 或 PAM6/PCS 编码待定）
OIF vs. IEEE 的关系：OIF 定义的是”电气通道长什么样”（电压摆幅、眼图模板、抖动容限等），IEEE 定义的是”以太网帧怎么跑在这个通道上”（编码、FEC、MAC 等）。二者协同但分工不同。
2. 112G 意味着什么？
- 112 Gbps = 56 GBaud × 2 bit/symbol（PAM4）
- PAM4 将信号分为 4 个电平（+3, +1, -1, -3），每个符号承载 2 bit，但代价是信噪比下降约 9.5 dB（相比同波特率 NRZ），因此对模拟前端和 DSP 均衡要求极高
- 典型配合 FEC：RS(544,514) 或类似硬判决 FEC，纠错能力约 ~8 dB 编码增益 [估算，依据 IEEE 802.3 系列常用 FEC 配置]
3. Reach 子分类
CEI-112G 按传输距离（reach）定义不同子规范：
| 子规范 | 典型场景 | 信道长度（估算） | 介质 |
|---|---|---|---|
| CEI-112G-VSR | 芯片↔模块（chip-to-module） | ~25 mm | PCB 走线 / 连接器 |
| CEI-112G-SR | 板内短距（on-board） | ~100 mm | PCB 走线 |
| CEI-112G-MR | 背板 / 中距 | ~500 mm+ | 背板 / 中板连接器 |
| CEI-112G-LR | 长距 / 铜缆 | 数米 | DAC 铜缆 |
⚠️ 具体信道损耗预算、眼图模板等参数定义于 OIF CEI-112G 规范文档（OIF-CEI-05.0），此处仅列定性分类，精确数值请参考 OIF 官方发布。
4. 关键技术挑战
在 56 GBaud 下维持信号完整性是核心难题：
- 通道损耗：FR4 PCB 在 28 GHz 频率下的插入损耗可达 ~1 dB/inch（估算，取决于板材等级），56 GBaud 的 Nyquist 频率约 28 GHz，这意味着即使 1 英寸走线也有显著衰减
- 串扰（crosstalk）：通道密度越高，NEXT/FEXT 越严重
- 时钟恢复（CDR）：需要在极低 SNR 下实现亚 ps 级抖动容限
- 功耗：112G SerDes 每通道功耗是重要竞争力指标，业界目标在 5–10 pJ/bit 量级 [供应链估算范围，各厂商差异大]
技术原理
SerDes 收发架构（112G PAM4）
┌─────────────────────── TX ───────────────────────┐
│ │
│ 数据输入 ──→ [FEC Encoder] ──→ [TX DSP] │
│ (RS-544,514) (预编码/FFE/ │
│ pre-emphasis) │
│ ──→ [DAC] ──→ [模拟驱动器] ──→ 信道
│ (数模转换) (输出缓冲) │
└────────────────────────────────────────────────────┘
┌─────────────────────── RX ───────────────────────┐
│ │
│ 信道输入 ──→ [CTLE] ──→ [ADC] ──→ [RX DSP] │
│ (连续时间 (模数 (DFE/FFE/ │
│ 线性均衡) 转换) CDR/FEC解码) │
│ ──→ 数据输出 │
└────────────────────────────────────────────────────┘
关键模块说明
| 模块 | 功能 | 112G 特殊性 |
|---|---|---|
| CTLE | 模拟域高频增益补偿 | 需要在 28 GHz Nyquist 频率提供足够 boost，模拟电路设计在先进节点极具挑战 |
| ADC | 模数转换 | 典型 6-8 bit 分辨率，采样率需 ≥ 56 GSa/s [定性估计] |
| DFE（判决反馈均衡） | 消除 ISI（码间干扰） | 反馈路径时序极度紧张，要求极低延迟判决 |
| FEC | 前向纠错 | 硬判决 FEC 引入的延迟 ~100 ns 量级 [估算]，对延迟敏感场景需权衡 |
| CDR | 时钟数据恢复 | 在 PAM4 低眼高条件下维持锁定，抖动跟踪带宽需仔细设计 |
PAM4 眼图示意
NRZ (2 level): PAM4 (4 level):
┌───┐ ┌───┐
│ │ │ │ ← +3 level (11)
────┘ └──── ────┘ └────
┌───┐ ┌───┐
│ │ │ │ ← +1 level (10)
──┘ └──
┌───┐
│ │ ← -1 level (01)
────┘ └────
┌───┐
│ │ ← -3 level (00)
────┘ └────
PAM4 眼高约为 NRZ 的 1/3（垂直方向），
对噪声和串扰的容忍度显著下降。
技术演进史
| 时间线 | 事件 | 通道速率 | 调制方式 |
|---|---|---|---|
| ~2014 | CEI-25G 规范成熟 | 25 Gbps | NRZ |
| ~2017 | CEI-28G（100GbE 4通道 NRZ，每通道约25.78/28.05 Gbps） | 28 Gbps | NRZ |
| ~2018-2019 | CEI-56G 规范发布 | 56 Gbps | PAM4 |
| ~2019-2020 | 400GbE 大规模部署（8×53G PAM4） | ~53 Gbps | PAM4 |
| ~2021-2022 | OIF 启动 CEI-112G 工作组 | 112 Gbps | PAM4 |
| ~2023 | 多家厂商展示 112G SerDes 硅片 | 112 Gbps | PAM4 |
| ~2024 | IEEE 802.3df (800GbE) 标准推进，112G 进入量产窗口 | 112 Gbps | PAM4 |
| ~2025-2026 | 800GbE 交换机规模化部署；1.6TbE（16×112G）进入验证 | 112 Gbps | PAM4 |
| 未来 | CEI-224G（可能采用 PAM4 @ 112 GBaud 或其他编码） | 224 Gbps | 待定 |
⚠️ 上述时间线为基于公开产业报道的梳理，具体标准发布日期以 OIF/IEEE 官方为准。
技术路线对比（量化表）
| 维度 | CEI-56G (PAM4) | CEI-112G (PAM4) | CEI-224G (规划中) |
|---|---|---|---|
| 单通道原始速率 | 56 Gbps | 112 Gbps | 224 Gbps（目标） |
| 符号率（Baud） | 28 GBaud | 56 GBaud | 112 GBaud（目标） |
| 调制方式 | PAM4 | PAM4 | PAM4 或其他 [待定] |
| 对应以太网 | 400GbE | 800GbE / 1.6TbE | 3.2TbE+ [规划] |
| 每 800G 所需通道数 | 16 通道 | 8 通道 | 4 通道（目标） |
| 典型 SerDes 工艺节点 | 7nm / 5nm | 5nm / 4nm / 3nm | 3nm / 2nm [预期] |
| SerDes 每通道功耗 | ~3-6 pJ/bit [估算] | ~5-10 pJ/bit [估算] | 待验证 |
| PCB 信道损耗容限 | 相对宽松 | 更严苛 | 极严苛 [预期] |
| 主要 FEC | RS(544,514) | RS(544,514) 或演进 | 待定 |
🔴 注意：功耗数据为行业供应链估算范围，各厂商实现差异显著，具体数值请参考厂商白皮书或 Hot Chips / ISSCC 论文。工艺节点归属基于公开报道，各厂商 IP 版本不同。
上下游
上游：IP/工艺/材料
EDA 工具链 (Cadence/Synopsys)
↓
SerDes IP 核 (Alphawave/Credo/Broadcom/Marvell/Synopsys/Cadence)
↓
先进制程代工 (TSMC N5/N4/N3, Samsung 4nm/3nm)
↓
先进封装 (用于 SerDes 与数字逻辑的集成方案)
↓
高频 PCB 材料 (低损耗基板: M7/M8 级 Megtron, 或类似高频覆铜板)
↓
高速连接器 (TE/Amphenol/Molex 等，112G 级连接器)
下游：终端应用
AI 训练集群 (GPU 服务器 ↔ 交换机 ↔ 存储)
↓
800G / 1.6T 以太网交换机 (Broadcom Tomahawk 5/Jericho3-AI,
Marvell Teralynx, Cisco Silicon One)
↓
800G 光模块 (OSFP / QSFP-DD 800)
↓
DCI / 云骨干网 / HPC 互连
价值分配（定性）
在整个 112G 产业链中：
- SerDes IP 是技术壁垒最高的环节，决定了芯片能否达到 112G 速率
- 交换芯片（集成大量 112G SerDes 端口）是价值量最大的环节
- 光模块 是出货量最大但利润率受挤压的环节
- PCB 材料 / 连接器 是容易被忽视但涨价弹性的环节
关键指标
评估 CEI-112G 技术成熟度和竞争力的核心指标：
| 指标 | 含义 | 重要性 |
|---|---|---|
| 单通道速率（Gbps） | 112G 为当前目标 | ★★★★★ |
| 能效（pJ/bit） | 每传输 1 bit 的能量消耗 | ★★★★★ |
| SerDes 面积（mm²/通道） | 集成端口密度的决定因素 | ★★★★ |
| BER（误码率） | FEC 前/后目标：< 10⁻⁶ 前 / < 10⁻¹⁵ 后 [典型要求] | ★★★★★ |
| 通道损耗容限（dB） | 决定 PCB 走线长度和连接器选择 | ★★★★ |
| 抖动容限（UI rms） | 系统级时钟同步能力 | ★★★★ |
| FEC 引入延迟（ns） | AI 场景中 RDMA 延迟敏感 | ★★★★ |
| 端口密度 | 单芯片可集成的 112G 通道数 | ★★★★★ |
供需与市场数据
需求侧驱动力
- AI 训练带宽爆炸：NVIDIA H100/B200 单卡网卡带宽需求已达 400G，下一代可能需要 800G NIC，对应 800G 交换机端口——全部基于 112G 通道
- 800GbE 交换芯片出货：Broadcom Tomahawk 5 系列已支持 800G 端口（8×112G），Marvell Teralynx 系列同级别竞品
- 800G 光模块放量：2024-2025 年为 800G 光模块渗透加速期，每只模块内部 DSP 需处理 112G 电通道信号
市场规模（定性/估算）
| 品类 | 2024 状态 | 2025-2026 预期 |
|---|---|---|
| 800G 交换芯片 | 渗透率提升中 | 主流部署 |
| 800G 光模块 | 出货量快速增长 | 进入放量期 |
| 112G SerDes IP 授权 | 多家厂商已量产 IP | 向 3nm 迁移 |
| 1.6T 光模块 | 早期验证 | 原型/小批量 |
🔴 具体市场规模数字此处不编造。请参考 Dell’Oro Group、LightCounting、Crehan Research 等行业报告获取精确数据。
供给侧瓶颈
- 先进工艺产能：112G SerDes 模拟前端对工艺 PVT（Process/Voltage/Temperature）变化极度敏感，需要成熟的 5nm/4nm/3nm 产能
- 高频 PCB 材料：112G 级 PCB 需要超低损耗基板，成本显著高于普通 FR4
- 测试设备：56 GBaud 级信号分析仪和误码仪价格昂贵，测试成本上升
代表公司与资本映射
| 公司 | 角色 | 112G 相关产品/IP | 上市代码 |
|---|---|---|---|
| Broadcom | 交换芯片 + SerDes IP | Tomahawk 5（800G）、Memory 系列 SerDes IP | AVGO |
| Marvell | 交换芯片 + SerDes IP + DSP | Teralynx 交换、Alaska PHY、光模块 DSP | MRVL |
| Cisco | 交换芯片 + 系统 | Silicon One 系列（集成 112G SerDes） | CSCO |
| NVIDIA | NIC + 交换（间接） | ConnectX-7/8、Spectrum-4/5 | NVDA |
| Credo Technology | SerDes IP + AEC | 112G SerDes IP、有源电缆（AEC）DSP | CRDO |
| Alphawave Semi | SerDes IP | 112G/224G 多通道 SerDes IP | AWE.L |
| Synopsys | EDA + SerDes IP | 112G PHY IP 授权 | SNPS |
| Cadence | EDA + SerDes IP | 112G PHY IP 授权 | CDNS |
| Intel | NIC + 交换 | Mount Evans DPU、Infrastructure 处理器 | INTC |
⚠️ 产品型号和上市状态基于公开报道，具体以各公司官网/财报为准。部分公司的 112G IP 量产节点可能处于不同阶段。
A 股 / 港股映射标的（概念性）
| 方向 | 标的（示例） | 逻辑 |
|---|---|---|
| 光模块 | 中际旭创（300308）、新易盛（300502） | 800G 光模块内含 112G 电接口 |
| PCB/高速材料 | 生益科技（600183）、华正新材（603186） | 高频低损基板需求上升 |
| 连接器 | 鼎通科技（688668）等 | 112G 级高速连接器 |
| 交换/网络芯片 | 盛科通信（688702）等 | 国产替代探索方向 |
🔴 以上标的仅为概念性关联，不构成投资建议。A 股公司在 112G 核心 IP/芯片环节的参与深度有限，需具体甄别。
投资逻辑
核心叙事
CEI-112G 是 AI 算力基础设施的”血管标准”。 每一次通道速率翻倍（25G→56G→112G→224G），都会引发一轮芯片、模块、材料的全栈换代周期。
三层投资逻辑
第一层：确定性最强——交换芯片 & 光模块放量
- 800G 交换芯片（Tomahawk 5 等）已进入量产，800G 光模块进入渗透加速期
- 驱动力：AI 集群扩建对东西向流量的爆炸式需求
- 风险：产能是否跟得上需求节奏；价格竞争
第二层：隐性受益——SerDes IP 授权 & 先进工艺
- 每颗 800G 交换芯片/光模块 DSP 都需要 112G SerDes IP
- Synopsys、Cadence、Alphawave、Credo 等 IP 厂商受益
- 但 IP 授权收入体量相对较小，需关注增量弹性
第三层：上游卡位——PCB 材料 & 连接器
- 112G 信道对 PCB 损耗敏感度急剧上升，推动高频低损基板渗透
- 连接器需支持 56 GBaud 信号完整性，技术门槛提高
- 但这些环节的价值量占终端设备比例较小
风险提示
- 技术迭代风险：若 224G（CEI-224G）技术路径提前成熟，112G 的生命周期可能缩短
- 需求节奏风险：AI 算力投资存在周期性，800G 部署节奏可能受宏观影响
- 国产替代节奏：A 股公司在 112G SerDes 核心 IP 环节的突破程度尚需观察
常见误读纠偏
误读 1：“112G 就是 800G 以太网”
❌ 不准确。 CEI-112G 定义的是单通道电气接口速率为 112 Gbps。800GbE 是利用 8 条 112G 通道聚合实现的以太网标准（IEEE 802.3df）。但 112G 通道也可以用于 1.6TbE（16 条通道）、或非以太网协议（如 InfiniBand、PCIe 演进、专有互连）。112G ≠ 800G，前者是物理层通道规范，后者是以太网系统级标准。
误读 2：“从 56G 到 112G 只是速率翻倍，难度差不多”
❌ 严重低估。 速率翻倍意味着：
- Nyquist 频率从 14 GHz → 28 GHz，通道损耗翻倍以上
- PAM4 眼图裕量进一步压缩，对 ADC 精度、DFE 时序的要求更加苛刻
- 模拟电路在先进节点的设计难度非线性上升
- PCB 材料和连接器需要全面升级
这不是线性升级，而是一次系统级工程挑战的跃迁。
误读 3：“CEI-112G 只跟光模块有关”
❌ 范围远不止光模块。 任何需要在电气域传输 112 Gbps 信号的场景都在 CEI-112G 范畴内：
- 芯片-to-芯片（片间互连）
- 芯片-to-模块（SerDes 到光模块 DSP）
- 芯片-to-背板（交换机线卡到背板连接器）
- 有源铜缆（AEC / DAC）
光模块只是其中一个应用终端。
误读 4：“PAM4 是 112G 时代才引入的”
❌ 时间线错误。 PAM4 调制在 56G 通道速率（即 CEI-56G / 400GbE 时代）就已经引入。112G 时代沿用 PAM4，但将符号率从 28 GBaud 提升到 56 GBaud。真正引入 PAM4 取代 NRZ 的节点是 CEI-56G / 400GbE。
学习路径
入门（0-2 小时）
- 了解 NRZ → PAM4 的演进原因（为什么不能继续用 NRZ？）
- 阅读 OIF 官网关于 CEI 规范的概述页面
- 阅读 Broadcom / Marvell 的 800G 交换芯片产品页，建立”112G 在系统中的位置”的直觉
进阶（2-10 小时）
- 阅读 IEEE 802.3df 标准草案或综述，理解 800GbE 如何映射到 112G 通道
- 学习 SerDes 基础架构（CTLE / DFE / CDR / FEC 模块）
- 关注 Hot Chips / ISSCC / OFC 等会议中 112G SerDes 论文
专家（10+ 小时）
- 研读 OIF CEI-112G 规范文档（OIF-CEI-05.0 等），理解眼图模板、抖动容限等详细指标
- 对比不同厂商 112G SerDes IP 的 pJ/bit、面积、通道数参数
- 跟踪 CEI-224G 标准化进展，理解 PAM4 @ 112 GBaud vs. 其他编码方案的取舍
- 结合 AI 集群架构（Fat-tree / Rail-optimized 拓扑），分析 112G 带宽如何影响训练效率
推荐信息源
- OIF 官网（oiforum.com）：CEI 规范原文
- IEEE 802.3 工作组：800GbE / 1.6TbE 标准进展
- LightCounting / Dell’Oro / Crehan Research：光模块 & 交换机市场数据
- Anand ServeTheHome / Chips and Cheese：交换芯片 & SerDes 技术深度分析
- Hot Chips / ISSCC / OFC 会议论文：SerDes 架构前沿
一句话总结
CEI-112G 是将每条电气通道的原始速率推至 112 Gbps 的接口规范，采用 56 GBaud PAM4 调制，是 800GbE 和 1.6TbE 网络的物理层基石，也是 AI 集组基础设施升级周期中芯片-模块-材料全栈换代的核心技术驱动力。
延伸阅读与来源
- OIF CEI 规范系列：OIF-CEI-05.0 及相关补充文档 → oiforum.com
- IEEE 802.3df：800 Gigabit Ethernet 标准 → ieee802.org
- Broadcom Tomahawk 5 产品页：800G 交换芯片参考 → broadcom.com
- Marvell Teralynx 系列：竞品交换芯片参考 → marvell.com
- LightCounting：800G/1.6T 光模块市场追踪报告 → lightcounting.com
- Dell’Oro Group：数据中心交换机市场报告 → delloro.com
- OFC (Optical Fiber Communication Conference)：年度光通信与高速互连技术会议论文集
- Hot Chips / ISSCC：SerDes IP 架构与性能数据来源
本页技术事实基于 OIF 规范定义和公开产业报道。具体产品型号、工艺节点归属、功耗数据等以厂商官方披露为准。未充分标注来源的数字为行业估算，标注 [估算] 或 [定性]。撰写日期：2025 年。