CEI-112G

3 秒看懂

CEI-112G 是 OIF（Optical Internetworking Forum）定義的每通道 112 Gbps 通用電氣介面規範，採用 PAM4 調變（符號率 56 GBaud），是當前 800GbE / 下一代 1.6TbE 網路底層物理通道的核心速率基準。可以把它理解為：高速數字互聯的”車道標準”——每條物理通道跑 112G，8 條道湊成 800G，16 條道湊成 1.6T。

3 分鐘產業解釋

為什麼需要 CEI-112G？

在 AI 訓練叢集中，單個 GPU 機架可能消耗 數 Tbps 的互連頻寬（NVLink、InfiniBand、RoCE）。傳統 100GbE（4×25G NRZ）和 400GbE（8×53G PAM4）已經不能滿足萬卡叢集的通訊需求。網路側需要將單通道速率翻倍，在不等比增加通道數量的前提下實現頻寬倍增——這就是 CEI-112G 的產業定位。

產業角色一句話

層級	角色
規範定義	OIF CEI-112G 工作組
乙太網路標準對映	IEEE 802.3df（800GbE）/ 802.3dj（1.6TbE）
SerDes IP 供應商	Broadcom、Marvell、Cadence（eSilicon 資產）、Synopsys、Alphawave Semi、Credo、Cisco 等
終端部署場景	AI 訓練交換器、資料中心 Spine-Leaf、光模組（800G OSFP/QSFP-DD）

資本市場視角

CEI-112G 本身不是一個”產品”，而是底層 IP 標準。真正的投資對映在於：誰能率先量產通過 CEI-112G 認證的 SerDes IP，並整合進交換晶片 / DPU / NIC / 光模組 DSP 中。每一代速率升級都是重新切蛋糕的視窗。

15 分鐘專家深入

1. 標準體系定位

OIF（介面規範制定）
  └─ CEI (Common Electrical Interface)
       ├─ CEI-28G   → 100GbE 時代的 NRZ 通道
       ├─ CEI-56G   → 400GbE 時代的 PAM4 通道
       ├─ CEI-112G  → 800GbE / 1.6TbE 時代的 PAM4 通道  ← 本文
       └─ CEI-224G  → 3.2TbE+ 時代（規劃中，PAM4 或 PAM6/PCS 編碼待定）

OIF vs. IEEE 的關係：OIF 定義的是”電氣通道長什麼樣”（電壓擺幅、眼圖模板、抖動容限等），IEEE 定義的是”乙太網路幀怎麼跑在這個通道上”（編碼、FEC、MAC 等）。二者協同但分工不同。

2. 112G 意味著什麼？

112 Gbps = 56 GBaud × 2 bit/symbol（PAM4）
PAM4 將訊號分為 4 個電平（+3, +1, -1, -3），每個符號承載 2 bit，但代價是訊雜比下降約 9.5 dB（相比同波特率 NRZ），因此對模擬前端和 DSP 均衡要求極高
典型配合 FEC：RS(544,514) 或類似硬判決 FEC，糾錯能力約 ~8 dB 編碼增益 [估算，依據 IEEE 802.3 系列常用 FEC 配置]

3. Reach 子分類

CEI-112G 按傳輸距離（reach）定義不同子規範：

子規範	典型場景	通道長度（估算）	介質
CEI-112G-VSR	晶片↔模組（chip-to-module）	~25 mm	PCB 走線 / 聯結器
CEI-112G-SR	板內短距（on-board）	~100 mm	PCB 走線
CEI-112G-MR	背板 / 中距	~500 mm+	背板 / 中板聯結器
CEI-112G-LR	長距 / 銅纜	數米	DAC 銅纜

⚠️ 具體通道損耗預算、眼圖模板等引數定義於 OIF CEI-112G 規範文件（OIF-CEI-05.0），此處僅列定性分類，精確數值請參考 OIF 官方釋出。

4. 關鍵技術挑戰

在 56 GBaud 下維持訊號完整性是核心難題：

通道損耗：FR4 PCB 在 28 GHz 頻率下的插入損耗可達 ~1 dB/inch（估算，取決於板材等級），56 GBaud 的 Nyquist 頻率約 28 GHz，這意味著即使 1 英寸走線也有顯著衰減
串擾（crosstalk）：通道密度越高，NEXT/FEXT 越嚴重
時鐘恢復（CDR）：需要在極低 SNR 下實現亞 ps 級抖動容限
功耗：112G SerDes 每通道功耗是重要競爭力指標，業界目標在 5–10 pJ/bit 量級 [供應鏈估算範圍，各廠商差異大]

技術原理

SerDes 收發架構（112G PAM4）

┌─────────────────────── TX ───────────────────────┐
│                                                    │
│  資料輸入 ──→ [FEC Encoder] ──→ [TX DSP]          │
│                  (RS-544,514)    (預編碼/FFE/       │
│                                  pre-emphasis)     │
│                        ──→ [DAC] ──→ [模擬驅動器] ──→ 通道
│                           (數模轉換)   (輸出緩衝)     │
└────────────────────────────────────────────────────┘

┌─────────────────────── RX ───────────────────────┐
│                                                    │
│  通道輸入 ──→ [CTLE] ──→ [ADC] ──→ [RX DSP]      │
│              (連續時間     (模數      (DFE/FFE/    │
│               線性均衡)    轉換)      CDR/FEC解碼) │
│                                    ──→ 資料輸出    │
└────────────────────────────────────────────────────┘

關鍵模組說明

模組	功能	112G 特殊性
CTLE	模擬域高頻增益補償	需要在 28 GHz Nyquist 頻率提供足夠 boost，類比電路設計在先進節點極具挑戰
ADC	模數轉換	典型 6-8 bit 解析度，取樣率需 ≥ 56 GSa/s [定性估計]
DFE（判決反饋均衡）	消除 ISI（碼間干擾）	反饋路徑時序極度緊張，要求極低延遲判決
FEC	前向糾錯	硬判決 FEC 引入的延遲 ~100 ns 量級 [估算]，對延遲敏感場景需權衡
CDR	時鐘資料恢復	在 PAM4 低眼高條件下維持鎖定，抖動追蹤頻寬需仔細設計

PAM4 眼圖示意

NRZ (2 level):          PAM4 (4 level):
    ┌───┐                   ┌───┐
    │   │                   │   │  ← +3 level (11)
────┘   └────           ────┘   └────
    ┌───┐               ┌───┐
    │   │               │   │  ← +1 level (10)
                        ──┘   └──
                        ┌───┐
                        │   │  ← -1 level (01)
                    ────┘   └────
                        ┌───┐
                        │   │  ← -3 level (00)
                    ────┘   └────

PAM4 眼高約為 NRZ 的 1/3（垂直方向），
對噪聲和串擾的容忍度顯著下降。

技術演進史

時間線	事件	通道速率	調變方式
~2014	CEI-25G 規範成熟	25 Gbps	NRZ
~2017	CEI-28G（100GbE 4通道 NRZ，每通道約25.78/28.05 Gbps）	28 Gbps	NRZ
~2018-2019	CEI-56G 規範釋出	56 Gbps	PAM4
~2019-2020	400GbE 大規模部署（8×53G PAM4）	~53 Gbps	PAM4
~2021-2022	OIF 啟動 CEI-112G 工作組	112 Gbps	PAM4
~2023	多家廠商展示 112G SerDes 矽片	112 Gbps	PAM4
~2024	IEEE 802.3df (800GbE) 標準推進，112G 進入量產視窗	112 Gbps	PAM4
~2025-2026	800GbE 交換器規模化部署；1.6TbE（16×112G）進入驗證	112 Gbps	PAM4
未來	CEI-224G（可能採用 PAM4 @ 112 GBaud 或其他編碼）	224 Gbps	待定

⚠️ 上述時間線為基於公開產業報道的梳理，具體標準釋出日期以 OIF/IEEE 官方為準。

技術路線對比（量化表）

維度	CEI-56G (PAM4)	CEI-112G (PAM4)	CEI-224G (規劃中)
單通道原始速率	56 Gbps	112 Gbps	224 Gbps（目標）
符號率（Baud）	28 GBaud	56 GBaud	112 GBaud（目標）
調變方式	PAM4	PAM4	PAM4 或其他 [待定]
對應乙太網路	400GbE	800GbE / 1.6TbE	3.2TbE+ [規劃]
每 800G 所需通道數	16 通道	8 通道	4 通道（目標）
典型 SerDes 工藝節點	7nm / 5nm	5nm / 4nm / 3nm	3nm / 2nm [預期]
SerDes 每通道功耗	~3-6 pJ/bit [估算]	~5-10 pJ/bit [估算]	待驗證
PCB 通道損耗容限	相對寬鬆	更嚴苛	極嚴苛 [預期]
主要 FEC	RS(544,514)	RS(544,514) 或演進	待定

🔴 注意：功耗資料為行業供應鏈估算範圍，各廠商實現差異顯著，具體數值請參考廠商白皮書或 Hot Chips / ISSCC 論文。工藝節點歸屬基於公開報道，各廠商 IP 版本不同。

上下游

上游：IP/工藝/材料

EDA 工具鏈 (Cadence/Synopsys)
    ↓
SerDes IP 核 (Alphawave/Credo/Broadcom/Marvell/Synopsys/Cadence)
    ↓
先進製程代工 (TSMC N5/N4/N3, Samsung 4nm/3nm)
    ↓
先進封裝 (用於 SerDes 與數字邏輯的整合方案)
    ↓
高頻 PCB 材料 (低損耗基板: M7/M8 級 Megtron, 或類似高頻覆銅板)
    ↓
高速聯結器 (TE/Amphenol/Molex 等，112G 級聯結器)

下游：終端應用

AI 訓練叢集 (GPU 伺服器 ↔ 交換器 ↔ 儲存)
    ↓
800G / 1.6T 乙太網路交換器 (Broadcom Tomahawk 5/Jericho3-AI, 
                            Marvell Teralynx, Cisco Silicon One)
    ↓
800G 光模組 (OSFP / QSFP-DD 800)
    ↓
DCI / 雲端骨幹網 / HPC 互連

價值分配（定性）

在整個 112G 產業鏈中：

SerDes IP 是技術壁壘最高的環節，決定了晶片能否達到 112G 速率
交換晶片（整合大量 112G SerDes 埠）是價值量最大的環節
光模組 是出貨量最大但獲利率受擠壓的環節
PCB 材料 / 聯結器 是容易被忽視但漲價彈性的環節

關鍵指標

評估 CEI-112G 技術成熟度和競爭力的核心指標：

指標	含義	重要性
單通道速率（Gbps）	112G 為當前目標	★★★★★
能效（pJ/bit）	每傳輸 1 bit 的能量消耗	★★★★★
SerDes 面積（mm²/通道）	整合埠密度的決定因素	★★★★
BER（誤位元速率）	FEC 前/後目標：< 10⁻⁶ 前 / < 10⁻¹⁵ 後 [典型要求]	★★★★★
通道損耗容限（dB）	決定 PCB 走線長度和聯結器選擇	★★★★
抖動容限（UI rms）	系統級時鐘同步能力	★★★★
FEC 引入延遲（ns）	AI 場景中 RDMA 延遲敏感	★★★★
埠密度	單晶片可整合的 112G 通道數	★★★★★

供需與市場資料

需求側驅動力

AI 訓練頻寬爆炸：NVIDIA H100/B200 單卡網絡卡頻寬需求已達 400G，下一代可能需要 800G NIC，對應 800G 交換器埠——全部基於 112G 通道
800GbE 交換晶片出貨：Broadcom Tomahawk 5 系列已支援 800G 埠（8×112G），Marvell Teralynx 系列同級別競品
800G 光模組放量：2024-2025 年為 800G 光模組滲透加速期，每隻模組內部 DSP 需處理 112G 電通道訊號

市場規模（定性/估算）

品類	2024 狀態	2025-2026 預期
800G 交換晶片	滲透率提升中	主流部署
800G 光模組	出貨量快速增長	進入放量期
112G SerDes IP 授權	多家廠商已量產 IP	向 3nm 遷移
1.6T 光模組	早期驗證	原型/小批次

🔴 具體市場規模數字此處不編造。請參考 Dell’Oro Group、LightCounting、Crehan Research 等行業報告獲取精確資料。

供給側瓶頸

先進工藝產能：112G SerDes 模擬前端對工藝 PVT（Process/Voltage/Temperature）變化極度敏感，需要成熟的 5nm/4nm/3nm 產能
高頻 PCB 材料：112G 級 PCB 需要超低損耗基板，成本顯著高於普通 FR4
測試裝置：56 GBaud 級訊號分析儀和誤碼儀價格昂貴，測試成本上升

代表公司與資本對映

公司	角色	112G 相關產品/IP	上市程式碼
Broadcom	交換晶片 + SerDes IP	Tomahawk 5（800G）、Memory 系列 SerDes IP	AVGO
Marvell	交換晶片 + SerDes IP + DSP	Teralynx 交換、Alaska PHY、光模組 DSP	MRVL
Cisco	交換晶片 + 系統	Silicon One 系列（整合 112G SerDes）	CSCO
NVIDIA	NIC + 交換（間接）	ConnectX-7/8、Spectrum-4/5	NVDA
Credo Technology	SerDes IP + AEC	112G SerDes IP、有源電纜（AEC）DSP	CRDO
Alphawave Semi	SerDes IP	112G/224G 多通道 SerDes IP	AWE.L
Synopsys	EDA + SerDes IP	112G PHY IP 授權	SNPS
Cadence	EDA + SerDes IP	112G PHY IP 授權	CDNS
Intel	NIC + 交換	Mount Evans DPU、Infrastructure 處理器	INTC

⚠️ 產品型號和上市狀態基於公開報道，具體以各公司官網/財報為準。部分公司的 112G IP 量產節點可能處於不同階段。

A 股 / 港股對映標的（概念性）

方向	標的（示例）	邏輯
光模組	中際旭創（300308）、新易盛（300502）	800G 光模組內含 112G 電介面
PCB/高速材料	生益科技（600183）、華正新材（603186）	高頻低損基板需求上升
聯結器	鼎通科技（688668）等	112G 級高速聯結器
交換/網路晶片	盛科通訊（688702）等	國產替代探索方向

🔴 以上標的僅為概念性關聯，不構成投資建議。A 股公司在 112G 核心 IP/晶片環節的參與深度有限，需具體甄別。

投資邏輯

核心敘事

CEI-112G 是 AI 算力基礎設施的”血管標準”。 每一次通道速率翻倍（25G→56G→112G→224G），都會引發一輪晶片、模組、材料的全棧換代週期。

三層投資邏輯

第一層：確定性最強——交換晶片 & 光模組放量

800G 交換晶片（Tomahawk 5 等）已進入量產，800G 光模組進入滲透加速期
驅動力：AI 叢集擴建對東西向流量的爆炸式需求
風險：產能是否跟得上需求節奏；價格競爭

第二層：隱性受益——SerDes IP 授權 & 先進工藝

每顆 800G 交換晶片/光模組 DSP 都需要 112G SerDes IP
Synopsys、Cadence、Alphawave、Credo 等 IP 廠商受益
但 IP 授權營收體量相對較小，需關注增量彈性

第三層：上游卡位——PCB 材料 & 聯結器

112G 通道對 PCB 損耗敏感度急劇上升，推動高頻低損基板滲透
聯結器需支援 56 GBaud 訊號完整性，技術門檻提高
但這些環節的價值量佔終端裝置比例較小

風險提示

技術迭代風險：若 224G（CEI-224G）技術路徑提前成熟，112G 的生命週期可能縮短
需求節奏風險：AI 算力投資存在週期性，800G 部署節奏可能受宏觀影響
國產替代節奏：A 股公司在 112G SerDes 核心 IP 環節的突破程度尚需觀察

常見誤讀糾偏

誤讀 1：“112G 就是 800G 乙太網路”

❌ 不準確。 CEI-112G 定義的是單通道電氣介面速率為 112 Gbps。800GbE 是利用 8 條 112G 通道聚合實現的乙太網路標準（IEEE 802.3df）。但 112G 通道也可以用於 1.6TbE（16 條通道）、或非乙太網路協議（如 InfiniBand、PCIe 演進、專有互連）。112G ≠ 800G，前者是物理層通道規範，後者是乙太網路系統級標準。

誤讀 2：“從 56G 到 112G 只是速率翻倍，難度差不多”

❌ 嚴重低估。 速率翻倍意味著：

Nyquist 頻率從 14 GHz → 28 GHz，通道損耗翻倍以上
PAM4 眼圖裕量進一步壓縮，對 ADC 精度、DFE 時序的要求更加苛刻
類比電路在先進節點的設計難度非線性上升
PCB 材料和聯結器需要全面升級

這不是線性升級，而是一次系統級工程挑戰的躍遷。

誤讀 3：“CEI-112G 只跟光模組有關”

❌ 範圍遠不止光模組。 任何需要在電氣域傳輸 112 Gbps 訊號的場景都在 CEI-112G 範疇內：

晶片-to-晶片（片間互連）
晶片-to-模組（SerDes 到光模組 DSP）
晶片-to-背板（交換器線卡到背板聯結器）
有源銅纜（AEC / DAC）

光模組只是其中一個應用終端。

誤讀 4：“PAM4 是 112G 時代才引入的”

❌ 時間線錯誤。 PAM4 調變在 56G 通道速率（即 CEI-56G / 400GbE 時代）就已經引入。112G 時代沿用 PAM4，但將符號率從 28 GBaud 提升到 56 GBaud。真正引入 PAM4 取代 NRZ 的節點是 CEI-56G / 400GbE。

學習路徑

入門（0-2 小時）

瞭解 NRZ → PAM4 的演進原因（為什麼不能繼續用 NRZ？）
閱讀 OIF 官網關於 CEI 規範的概述頁面
閱讀 Broadcom / Marvell 的 800G 交換晶片產品頁，建立”112G 在系統中的位置”的直覺

進階（2-10 小時）

閱讀 IEEE 802.3df 標準草案或綜述，理解 800GbE 如何對映到 112G 通道
學習 SerDes 基礎架構（CTLE / DFE / CDR / FEC 模組）
關注 Hot Chips / ISSCC / OFC 等會議中 112G SerDes 論文

專家（10+ 小時）

研讀 OIF CEI-112G 規範文件（OIF-CEI-05.0 等），理解眼圖模板、抖動容限等詳細指標
對比不同廠商 112G SerDes IP 的 pJ/bit、面積、通道數引數
追蹤 CEI-224G 標準化進展，理解 PAM4 @ 112 GBaud vs. 其他編碼方案的取捨
結合 AI 叢集架構（Fat-tree / Rail-optimized 拓撲），分析 112G 頻寬如何影響訓練效率

一句話總結

CEI-112G 是將每條電氣通道的原始速率推至 112 Gbps 的介面規範，採用 56 GBaud PAM4 調變，是 800GbE 和 1.6TbE 網路的物理層基石，也是 AI 集組基礎設施升級週期中晶片-模組-材料全棧換代的核心技術驅動力。

延伸閱讀與來源

OIF CEI 規範系列：OIF-CEI-05.0 及相關補充文件 → oiforum.com
IEEE 802.3df：800 Gigabit Ethernet 標準 → ieee802.org
Broadcom Tomahawk 5 產品頁：800G 交換晶片參考 → broadcom.com
Marvell Teralynx 系列：競品交換晶片參考 → marvell.com
LightCounting：800G/1.6T 光模組市場追蹤報告 → lightcounting.com
Dell’Oro Group：資料中心交換器市場報告 → delloro.com
OFC (Optical Fiber Communication Conference)：年度光通訊與高速互連技術會議論文集
Hot Chips / ISSCC：SerDes IP 架構與效能資料來源

本頁技術事實基於 OIF 規範定義和公開產業報道。具體產品型號、工藝節點歸屬、功耗資料等以廠商官方揭露為準。未充分標註來源的數字為行業估算，標註 [估算] 或 [定性]。撰寫日期：2025 年。