Chiplet 良率模型 (Chiplet Yield Model)

3 秒看懂

核心公式直觉： 一颗 800mm² 的”巨芯片”良率可能低至 20–40%；切成 4 颗 200mm² 的 Chiplet，每颗良率可升至 80–90%，封装后系统级良率远高于单片方案。Chiplet 本质上是用”封装复杂度”换”晶圆良率”的工程套利。

3 分钟产业解释

为什么 Chiplet 良率模型是产业核心问题？

产业意义： Chiplet 良率模型直接决定了——

1. 成本核算： 一颗处理器该不该切、怎么切、切几刀；
2. 定价策略： 良率模型是定价的底层依据；
3. 技术路线选择： 单片 vs. Chiplet 的经济平衡点在哪里；
4. 产能规划： 良率爬坡曲线影响出货节奏。

15 分钟专家深入

从单片良率到系统级良率的范式转换

传统良率模型针对单颗 die，其核心变量是 缺陷密度 D₀ 和 芯片面积 A。Chiplet 架构引入了多个新的良率环节：

单片方案：Y_system = Y_monolithic(A_total)

Chiplet方案：Y_system = [∏ Y_die_i(A_i)] × Y_assembly × Y_repair

其中：

• Y_die_i：第 i 种 Chiplet 的晶圆良率（传统良率模型）
• Y_assembly：封装组装良率（2.5D/3D 集成引入的新环节）
• Y_repair：冗余设计带来的可修复性修正（可选）

关键洞察： Chiplet 方案的系统良率由三个环节连乘决定。即使每颗 die 良率很高，组装良率（Y_assembly）若过低，整体优势可能被侵蚀。这正是 Chiplet 良率建模比传统良率建模更复杂的原因。

冗余与可修复性

部分先进 Chiplet 设计引入冗余 die 位或冗余链路（如 HBM 堆栈的冗余通道、互连层的冗余 TSV），可在组装后通过 firmware 屏蔽失效单元，等效提升 Y_repair。这是传统单片良率模型不涉及的维度。

技术原理

1. 经典单 Die 良率模型

所有 Chiplet 良率模型的基石是单颗 die 的良率公式。业界常用的模型族如下（均为教科书级基础理论）：

Poisson 模型（最简单）：

Y = e^(-A · D₀)

• A：芯片面积（cm²）
• D₀：单位面积平均缺陷密度（defects/cm²）
• 假设缺陷在晶圆上均匀泊松分布
• 缺点：对大面积 die 预测过于悲观（尾部衰减太快）

Murphy 模型（三角分布假设）：

Y = [(1 - e^(-A·D₀)) / (A·D₀)]²

Seeds 模型（指数分布假设）：

Y = e^(-√(A·D₀))

Negative Binomial 模型（业界最广泛使用）：

Y = (1 + A·D₀ / α)^(-α)

• α（alpha）：聚集参数（clustering parameter），反映缺陷在晶圆上的聚集程度
• α → ∞ 时退化为 Poisson 模型
• α 越小，缺陷聚集越严重，大面积 die 良率越高于 Poisson 预测
• 业界典型值：α ≈ 1–5 [行业经验值，非厂商公开]，不同产线/工艺差异大
• 此模型是业界 DFM（可制造性设计）工具和良率预测软件的核心模型

关键参数关系图：

  良率 Y
  100%|  *
      |   *  ← 小面积 die（如 50mm²）
   80%|    *
      |      *
   60%|        *  ← 中面积 die（如 200mm²）
      |           *
   40%|              *  ← 大面积 die（如 600mm²）
      |                  *
   20%|                      * ← 超大面积 die（如 900mm²）
      |                          *
    0%|________________________________→ 面积 A
      0    200   400   600   800   1000 mm²

  （D₀固定、α固定的 Negative Binomial 曲线示意）

2. Chiplet 系统级良率模型

将单片 die 拆分为 N 个 Chiplet 后，系统级良率建模如下：

第一步：各 Chiplet 的独立晶圆良率

Y_i = (1 + A_i · D₀_i / α_i)^(-α_i)

其中 A_i = 第i种Chiplet面积
     D₀_i = 该Chiplet所用工艺的缺陷密度
     α_i = 该工艺的聚集参数

第二步：组装良率

Y_assembly = Y_bond × Y_interconnect × Y_package

- Y_bond：键合良率（微凸块/混合键合的对准与连接成功率）
- Y_interconnect：互连通路良率（TSV、RDL、硅桥等）
- Y_package：封装工艺整体良率（基板翘曲、热应力等）

第三步：系统级总良率

Y_system = [∏(i=1 to N) Y_i^(n_i)] × Y_assembly × Y_repair

n_i = 每颗封装中第i种Chiplet的数量
Y_repair = 冗余修复修正因子（≤1，有冗余时可>1等效效果）

3. 单片 vs. Chiplet 的良率-成本对比建模

定义：
  C_wafer = 每片晶圆成本（含制造+掩模摊销）
  N_good  = 每片晶圆上的合格 die 数
  C_die   = C_wafer / N_good

单片方案：
  N_total = 晶圆面积 / A_big
  N_good  = N_total × Y_big
  C_single_die = C_wafer / N_good

Chiplet方案（以4个相同Chiplet为例）：
  N_chiplet_per_wafer = 晶圆面积 / A_small
  N_good_chiplet = N_chiplet_per_wafer × Y_small
  每封装需要4颗合格Chiplet
  C_4_chiplets = 4 × C_wafer / N_good_chiplet
  C_total_chiplet = C_4_chiplets + C_assembly + C_test_redundancy

对比判据：
  C_total_chiplet < C_single_die  →  Chiplet方案更经济

关键平衡点： 当 A_big 足够大使得 Y_big 跌入低值区间时，Chiplet 方案的良率优势足以覆盖额外的封装和测试成本。经验上，die 面积超过 ~300–400mm² 时（先进节点），Chiplet 方案的经济性优势开始显现 [行业经验共识，非精确阈值]。

4. 封装良率的影响与建模难点

封装组装良率 Y_assembly 是 Chiplet 模型中最难精确建模的部分，原因包括：

影响 Y_assembly 的关键因素：

┌──────────────────────────────────────────────────┐
│  微凸块/混合键合（Hybrid Bonding）               │
│  ├─ 对准精度：亚微米级 → 良率敏感               │
│  ├─ 键合界面缺陷：空洞(void)、颗粒污染          │
│  └─ 温度循环应力：不同材料CTE失配               │
│                                                    │
│  TSV 良率                                         │
│  ├─ 深宽比（aspect ratio）越高越难               │
│  ├─ 电镀填充完整性                               │
│  └─ 典型TSV良率经验值：99%+/个 [行业估算]        │
│     → 数千个TSV的累积失效率不可忽略              │
│                                                    │
│  RDL（再布线层）                                  │
│  ├─ 线宽/间距精度                                │
│  └─ 层数越多，累积良率越低                       │
│                                                    │
│  多芯片组装                                       │
│  ├─ 芯片数量↑ → 累积组装良率↓                    │
│  └─ 芯片种类↑ → 供应链复杂度↑                    │
└──────────────────────────────────────────────────┘

建模方法： 业界通常对 Y_assembly 采用 经验系数法或 基于 Monte Carlo 模拟的统计方法，而非纯解析公式。具体数值高度依赖封装厂的工艺成熟度，且属于各 OSAT/代工厂的核心 know-how，极少公开披露。

技术演进史

技术路线对比

不同封装集成方式对良率模型的影响

注： 上表中组装良率量级为行业公开讨论的定性共识，具体数字因厂商、工艺世代、产品复杂度差异极大，无统一公开数据。

上下游

良率模型影响的产业链环节

上游（良率模型的输入端）：
├── 晶圆代工厂 ──→ 提供 D₀、α 等工艺参数
├── 掩模厂 ──→ 掩模缺陷影响 D₀
├── 设备厂 ──→ 光刻/刻蚀/沉积均匀性影响 D₀ 与缺陷分布
├── 材料厂 ──→ 光刻胶、CMP浆料、靶材等影响缺陷
└── EDA 厂商 ──→ 提供 DFM 工具，内嵌良率预测引擎

中游（良率模型的应用端）：
├── Fabless 设计公司 ──→ 架构决策：单片 vs. Chiplet 切分
├── Chiplet 设计公司 ──→ KGD 策略、冗余设计
├── OSAT / 封装代工 ──→ 组装良率是核心竞争力
└── 测试公司 ──→ KGD 测试是良率保障的关键环节

下游（良率模型的传导端）：
├── 成本与定价 ──→ 良率直接决定单芯片成本
├── 产能规划 ──→ 良率爬坡曲线影响出货量预测
└── 产品路线图 ──→ 良率决定某代工艺是否可用

关键指标

供需与市场数据

Chiplet 良率模型的商业价值

• 良率提升 1% 对毛利率的影响： 对于先进制程芯片（>1000 美元售价），良率提升 1 个百分点可能意味着 数千万美元级 的年度毛利改善 [估算逻辑：产量 × 单价 × 良率敏感度]。
• Chiplet 市场规模： 据多家行业分析机构估算，Chiplet 相关市场（含芯片、封装、测试）预计 2028 年可达 数百亿美元 [多家机构估算口径不一，不给具体数字]。
• 良率建模工具市场： Synopsys（收购的良率分析平台）、PDF Solutions、PDFS 等公司提供良率分析与 DFM 工具，是 EDA 市场中增速较快的细分领域。

Chiplet 切分带来的晶圆成本节约示意

假设：800mm² die（D₀=0.05, α=2, Negative Binomial）

单片方案：
  Y_single ≈ (1 + 0.8×0.05/2)^(-2) ≈ 约 92%?
  → 实际800mm²在先进节点D₀更高，此处仅为模型演示
  → 实际 D₀ 随工艺复杂度升高，先进节点 800mm² die
     良率通常显著低于 [未充分披露具体数字]

Chiplet方案（4×200mm²）：
  Y_each ≈ 显著高于 Y_single（面积缩小4倍的良率提升非线性）
  Y_system ≈ Y_each^4 × Y_assembly

→ 当 Y_assembly 足够高时（如 >95%），系统良率优势明显

重要提示： 以上为模型逻辑演示，非具体产品数据。实际良率数字高度敏感，各厂商均不公开。

代表公司与资本映射

投资逻辑

良率模型视角下的投资框架

核心观点：Chiplet 时代，“谁能更快把良率跑出来”成为核心竞争壁垒。

1. 良率是最大的”隐形成本”： 良率从 60% 提升到 80%，等效于产能提升 33%、单 die 成本下降 25%。拥有良率 know-how 的代工厂/封装厂护城河极深。

2. 先进封装是良率提升的主战场： 当 die 良率已经较高时（面积缩小带来的收益边际递减），Y_assembly 成为系统良率的瓶颈。先进封装能力 = 良率优势 = 成本优势。

3. 测试成本上升是结构性趋势： KGD 测试要求 “测得更准、测得更全”，测试时间和测试成本在 Chiplet 方案中结构性增加。爱德万、泰瑞达等测试设备公司将受益。

4. 良率分析 EDA 工具价值凸显： 良率预测从”工艺工程师的 Excel 表”演变为需要 AI/ML 驱动的复杂仿真平台。PDF Solutions、Synopsys 等公司在此领域有布局。

5. 风险提示：

   • 封装良率不达预期可能延迟 Chiplet 方案的经济可行性拐点
   • 3D 堆叠（混合键合）良率挑战比 2.5D 更大，是技术前沿但不确定性也更高

常见误读纠偏

❌ 误读一：“Chiplet 方案天然比单片良率高”

纠偏： Chiplet 方案的 die 良率 确实更高（面积更小），但系统良率还需乘以 组装良率 Y_assembly 和考虑 测试成本。如果封装良率低（如 3D 混合键合早期）、die 数量多（每增加一颗 die 就多一重良率风险），整体系统良率不一定优于单片。只有当 die 面积大到单片良率过低时，Chiplet 方案才有明确的良率优势。

❌ 误读二：“良率模型就是 Poisson 公式 Y=e^(-AD)”

纠偏： Poisson 模型是最简模型，假设缺陷均匀分布，与实际晶圆上缺陷聚集分布的特性严重不符，业界实际使用的是 Negative Binomial 模型（含聚集参数 α）。更进一步，现代良率模型还需考虑系统性缺陷（systematic defects，如光刻图案化问题）和随机缺陷（random defects）的区分，以及 DFM 模型（可制造性设计规则对良率的影响）。

❌ 误读三：“Chiplet 切分越细，良率越好”

纠偏： 切分有代价：每多一种 Chiplet 种类就多一套掩模、多一个供应链环节、多一层封装组装良率风险；每多一颗 die 就多一个 KGD 测试成本。存在最优切分数——良率提升的边际收益 = 封装/测试成本的边际增加时达到平衡。盲目切分反而可能因封装复杂度上升而降低系统级良率和提高总成本。

❌ 误读四：“良率是代工厂的事，设计公司不用管”

纠偏： Chiplet 时代，良率是设计-制造-封装-测试全链路共同决定的。设计公司的 Chiplet 切分策略（面积选择）、冗余设计、DFT（可测试性设计）方案直接决定了良率的上限。良率优化从”制造端修补”转向”设计端预防”，这是 DFM（可制造性设计）和 DTCO（设计-工艺协同优化）的核心驱动力。

学习路径

入门级（理解为什么 Chiplet 能提升良率）：
├── 阅读：经典半导体制造教材中关于良率模型的章节
├── 关键概念：Die yield, Defect density, Wafer map
└── 推荐材料：《Semiconductor Manufacturing Technology》(Quirk & Serda)

进阶级（掌握良率建模方法）：
├── 学习：Negative Binomial 模型的推导与参数拟合
├── 实践：用 Python/Excel 建立单片 vs. Chiplet 良率-成本对比模型
├── 关键概念：α 参数、系统性缺陷 vs. 随机缺陷、KGD 测试策略
└── 推荐材料：IEEE 期刊中关于 yield modeling 的论文

专家级（产业应用）：
├── 研究：先进封装良率（CoWoS/混合键合）的公开讨论与技术会议报告
├── 关注：UCIe 标准中关于测试与可靠性的规范
├── 关键概念：DTCO、Yield-aware design、Monte Carlo 良率仿真
└── 推荐材料：IEEE ECTC/ECTC 会议论文、IMEC 技术报告、各封装厂技术日资料

一句话总结

Chiplet 良率模型的本质是”用数学回答”一颗大芯片该不该切、怎么切、切几刀”这个数十亿美元的工程经济学问题——核心公式是 Negative Binomial 模型，核心变量是缺陷密度、芯片面积和封装良率，核心挑战在于组装良率（Y_assembly）的精确建模与优化。

延伸阅读与来源

免责声明： 本页中涉及的具体良率数值、缺陷密度数值均为行业经验共识或模型逻辑演示，非特定厂商/产品的实际数据。各厂商的工艺良率参数属于核心商业机密，极少公开披露。投资决策请以公司官方披露和专业分析师报告为准。