Chiplet 良率模型 (Chiplet Yield Model)
3 秒看懂
核心公式直覺： 一顆 800mm² 的”巨晶片”良率可能低至 20–40%；切成 4 顆 200mm² 的 Chiplet，每顆良率可升至 80–90%，封裝後系統級良率遠高於單片方案。Chiplet 本質上是用”封裝複雜度”換”晶圓良率”的工程套利。
3 分鐘產業解釋
為什麼 Chiplet 良率模型是產業核心問題？
| 方案 | 單顆面積 | 典型良率量級 [行業共識估算] | 可用晶片/晶圓 |
|---|---|---|---|
| 單片大晶片 | ~800mm² | ~20–40% | 少 |
| Chiplet 方案（4×~200mm²） | 每顆 ~200mm² | 每顆 ~70–85% | 顯著更多 |
產業意義： Chiplet 良率模型直接決定了——
- 成本核算： 一顆處理器該不該切、怎麼切、切幾刀；
- 定價策略： 良率模型是定價的底層依據；
- 技術路線選擇： 單片 vs. Chiplet 的經濟平衡點在哪裡；
- 產能規劃： 良率爬坡曲線影響出貨節奏。
15 分鐘專家深入
從單片良率到系統級良率的範式轉換
傳統良率模型針對單顆 die，其核心變數是 缺陷密度 D₀ 和 晶片面積 A。Chiplet 架構引入了多個新的良率環節：
單片方案：Y_system = Y_monolithic(A_total)
Chiplet方案：Y_system = [∏ Y_die_i(A_i)] × Y_assembly × Y_repair其中：
Y_die_i：第 i 種 Chiplet 的晶圓良率（傳統良率模型）Y_assembly：封裝組裝良率（2.5D/3D 整合引入的新環節）Y_repair：冗餘設計帶來的可修復性修正（可選）
關鍵洞察： Chiplet 方案的系統良率由三個環節連乘決定。即使每顆 die 良率很高，組裝良率（Y_assembly）若過低，整體優勢可能被侵蝕。這正是 Chiplet 良率建模比傳統良率建模更復雜的原因。
冗餘與可修復性
部分先進 Chiplet 設計引入冗餘 die 位或冗餘鏈路（如 HBM 堆疊的冗餘通道、互連層的冗餘 TSV），可在組裝後通過 firmware 遮蔽失效單元，等效提升 Y_repair。這是傳統單片良率模型不涉及的維度。
技術原理
1. 經典單 Die 良率模型
所有 Chiplet 良率模型的基石是單顆 die 的良率公式。業界常用的模型族如下（均為教科書級基礎理論）：
Poisson 模型（最簡單）：
Y = e^(-A · D₀)- A：晶片面積（cm²）
- D₀：單位面積平均缺陷密度（defects/cm²）
- 假設缺陷在晶圓上均勻泊松分佈
- 缺點：對大面積 die 預測過於悲觀（尾部衰減太快）
Murphy 模型（三角分佈假設）：
Y = [(1 - e^(-A·D₀)) / (A·D₀)]²Seeds 模型（指數分佈假設）：
Y = e^(-√(A·D₀))Negative Binomial 模型（業界最廣泛使用）：
Y = (1 + A·D₀ / α)^(-α)- α（alpha）：聚集引數（clustering parameter），反映缺陷在晶圓上的聚集程度
- α → ∞ 時退化為 Poisson 模型
- α 越小，缺陷聚集越嚴重，大面積 die 良率越高於 Poisson 預測
- 業界典型值：α ≈ 1–5 [行業經驗值，非廠商公開]，不同產線/工藝差異大
- 此模型是業界 DFM（可製造性設計）工具和良率預測軟體的核心模型
關鍵引數關係圖：
良率 Y
100%| *
| * ← 小面積 die（如 50mm²）
80%| *
| *
60%| * ← 中面積 die（如 200mm²）
| *
40%| * ← 大面積 die（如 600mm²）
| *
20%| * ← 超大面積 die（如 900mm²）
| *
0%|________________________________→ 面積 A
0 200 400 600 800 1000 mm²
（D₀固定、α固定的 Negative Binomial 曲線示意）2. Chiplet 系統級良率模型
將單片 die 拆分為 N 個 Chiplet 後，系統級良率建模如下：
第一步：各 Chiplet 的獨立晶圓良率
Y_i = (1 + A_i · D₀_i / α_i)^(-α_i)
其中 A_i = 第i種Chiplet面積
D₀_i = 該Chiplet所用工藝的缺陷密度
α_i = 該工藝的聚集引數第二步：組裝良率
Y_assembly = Y_bond × Y_interconnect × Y_package
- Y_bond：鍵合良率（微凸塊/混合鍵合的對準與連線成功率）
- Y_interconnect：互連通路良率（TSV、RDL、矽橋等）
- Y_package：封裝工藝整體良率（基板翹曲、熱應力等）第三步：系統級總良率
Y_system = [∏(i=1 to N) Y_i^(n_i)] × Y_assembly × Y_repair
n_i = 每顆封裝中第i種Chiplet的數量
Y_repair = 冗餘修復修正因子（≤1，有冗餘時可>1等效效果）3. 單片 vs. Chiplet 的良率-成本對比建模
定義：
C_wafer = 每片晶圓成本（含製造+掩模攤銷）
N_good = 每片晶圓上的合格 die 數
C_die = C_wafer / N_good
單片方案：
N_total = 晶圓面積 / A_big
N_good = N_total × Y_big
C_single_die = C_wafer / N_good
Chiplet方案（以4個相同Chiplet為例）：
N_chiplet_per_wafer = 晶圓面積 / A_small
N_good_chiplet = N_chiplet_per_wafer × Y_small
每封裝需要4顆合格Chiplet
C_4_chiplets = 4 × C_wafer / N_good_chiplet
C_total_chiplet = C_4_chiplets + C_assembly + C_test_redundancy
對比判據：
C_total_chiplet < C_single_die → Chiplet方案更經濟關鍵平衡點： 當 A_big 足夠大使得 Y_big 跌入低值區間時，Chiplet 方案的良率優勢足以覆蓋額外的封裝和測試成本。經驗上，die 面積超過 ~300–400mm² 時（先進節點），Chiplet 方案的經濟性優勢開始顯現 [行業經驗共識，非精確閾值]。
4. 封裝良率的影響與建模難點
封裝組裝良率 Y_assembly 是 Chiplet 模型中最難精確建模的部分，原因包括：
影響 Y_assembly 的關鍵因素：
┌──────────────────────────────────────────────────┐
│ 微凸塊/混合鍵合（Hybrid Bonding） │
│ ├─ 對準精度：亞微米級 → 良率敏感 │
│ ├─ 鍵合介面缺陷：空洞(void)、顆粒汙染 │
│ └─ 溫度迴圈應力：不同材料CTE失配 │
│ │
│ TSV 良率 │
│ ├─ 深寬比（aspect ratio）越高越難 │
│ ├─ 電鍍填充完整性 │
│ └─ 典型TSV良率經驗值：99%+/個 [行業估算] │
│ → 數千個TSV的累積失效率不可忽略 │
│ │
│ RDL（再佈線層） │
│ ├─ 線寬/間距精度 │
│ └─ 層數越多，累積良率越低 │
│ │
│ 多晶片組裝 │
│ ├─ 晶片數量↑ → 累積組裝良率↓ │
│ └─ 晶片種類↑ → 供應鏈複雜度↑ │
└──────────────────────────────────────────────────┘建模方法： 業界通常對 Y_assembly 採用 經驗係數法或 基於 Monte Carlo 模擬的統計方法，而非純解析公式。具體數值高度依賴封裝廠的工藝成熟度，且屬於各 OSAT/代工廠的核心 know-how，極少公開揭露。
技術演進史
| 時期 | 里程碑 | 良率模型演進 |
|---|---|---|
| 1960s–1970s | 小規模積體電路 | Poisson 模型即夠用（die 面積小，D₀ 高但絕對失效率低） |
| 1980s | VLSI 時代，die 面積增大 | Murphy/Seeds 模型提出，引入缺陷分佈假設修正 |
| 1990s | ULSI，>100mm² die 常見 | Negative Binomial 模型成為業界標準（α 引數可調，擬合實際資料更好） |
| 2000s | SoC 整合趨勢，單 die >300mm² | 良率模型與 DFM 深度耦合；OPC（光學鄰近校正）成為良率關鍵 |
| 2010s | EUV 引入前夜，多重曝光復雜化 | 良率模型需考慮更多工藝變數（overlay、line-edge roughness） |
| 2017– | AMD EPYC Rome（Zen 2）首次大規模 Chiplet 量產 | 系統級良率模型需求出現：多 die 種類、封裝良率、KGD 測試策略成為核心議題 |
| 2020s | Intel Foveros/EMIB、AMD 3D V-Cache、UCIe 標準化 | 良率模型擴充套件到 3D 堆疊維度；混合鍵合良率成為關鍵瓶頸；可測試性（DFT）與良率深度繫結 |
技術路線對比
不同封裝整合方式對良率模型的影響
| 維度 | 2.5D 矽中介層 (CoWoS-like) | 2.5D 有機橋接 (EMIB-like) | 3D 堆疊 (混合鍵合) |
|---|---|---|---|
| 互連密度 | 極高（μm級 pitch） | 中高（~10μm+ pitch） | 最高（<10μm pitch，混合鍵合） |
| Y_assembly 主要瓶頸 | 中介層良率、微凸塊鍵合 | 嵌入精度、橋與die對準 | 混合鍵合介面缺陷、對準精度、熱應力 |
| 典型組裝良率量級 [行業估算] | 較高（成熟工藝） | 中等 | 挑戰較大，快速迭代中 |
| 可測試性 | 每顆 die 可獨立 KGD 測試後組裝 | 同左 | 層間測試困難，需要內建自測（BIST） |
| 良率修復能力 | 有限（互連冗餘可設計） | 有限 | 可通過 TSV 冗餘修復 |
| 良率模型複雜度 | 中 | 中 | 高（需建模多層疊加的累積失效率） |
注： 上表中組裝良率量級為行業公開討論的定性共識，具體數字因廠商、工藝世代、產品複雜度差異極大，無統一公開資料。
上下游
良率模型影響的產業鏈環節
上游（良率模型的輸入端）：
├── 晶圓代工廠 ──→ 提供 D₀、α 等工藝引數
├── 掩模廠 ──→ 掩模缺陷影響 D₀
├── 裝置廠 ──→ 光刻/刻蝕/沉積均勻性影響 D₀ 與缺陷分佈
├── 材料廠 ──→ 光刻膠、CMP漿料、靶材等影響缺陷
└── EDA 廠商 ──→ 提供 DFM 工具，內嵌良率預測引擎
中游（良率模型的應用端）：
├── Fabless 設計公司 ──→ 架構決策：單片 vs. Chiplet 切分
├── Chiplet 設計公司 ──→ KGD 策略、冗餘設計
├── OSAT / 封裝代工 ──→ 組裝良率是核心競爭力
└── 測試公司 ──→ KGD 測試是良率保障的關鍵環節
下游（良率模型的傳導端）：
├── 成本與定價 ──→ 良率直接決定單晶片成本
├── 產能規劃 ──→ 良率爬坡曲線影響出貨量預測
└── 產品路線圖 ──→ 良率決定某代工藝是否可用關鍵指標
| 指標 | 含義 | 典型量級/備註 |
|---|---|---|
| D₀（Defect Density） | 單位面積平均缺陷數 | 先進節點典型值 < 0.1 defects/cm² [行業共識]，隨節點縮小並不等比改善 |
| α（Clustering Parameter） | Negative Binomial 模型的聚集引數 | 典型值 1–5 [行業經驗值]，越大越接近隨機分佈 |
| KGD（Known Good Die） | 測試確認合格的裸 die | Chiplet 方案的前提保障 |
| Y_die | 單顆 die 晶圓良率 | 面積、D₀、α 的函式 |
| Y_assembly | 封裝組裝良率 | 最難建模、最少公開的環節 |
| Y_system | 系統級總良率 | = ∏Y_die × Y_assembly × Y_repair |
| KGD 測試覆蓋率 | 測試能檢出的缺陷佔比 | 需要 >99%+ 才能保證組裝後不因單顆 die 缺陷導致整封裝報廢 |
| 封裝互連 pitch | 鍵合間距 | 越小良率越敏感；混合鍵合可 <10μm |
| TSV 良率（單個） | 單根 TSV 的合格率 | 需 >99%+ [行業共識]，否則數千 TSV 累積失效率極高 |
供需與市場資料
Chiplet 良率模型的商業價值
- 良率提升 1% 對毛利率的影響： 對於先進製程晶片（>1000 美元售價），良率提升 1 個百分點可能意味著 數千萬美元級 的年度毛利改善 [估算邏輯：產量 × 單價 × 良率敏感度]。
- Chiplet 市場規模： 據多家行業分析機構估算，Chiplet 相關市場（含晶片、封裝、測試）預計 2028 年可達 數百億美元 [多家機構估算口徑不一，不給具體數字]。
- 良率建模工具市場： Synopsys（收購的良率分析平台）、PDF Solutions、PDFS 等公司提供良率分析與 DFM 工具，是 EDA 市場中增速較快的細分領域。
Chiplet 切分帶來的晶圓成本節約示意
假設：800mm² die（D₀=0.05, α=2, Negative Binomial）
單片方案：
Y_single ≈ (1 + 0.8×0.05/2)^(-2) ≈ 約 92%?
→ 實際800mm²在先進節點D₀更高，此處僅為模型演示
→ 實際 D₀ 隨工藝複雜度升高，先進節點 800mm² die
良率通常顯著低於 [未充分揭露具體數字]
Chiplet方案（4×200mm²）：
Y_each ≈ 顯著高於 Y_single（面積縮小4倍的良率提升非線性）
Y_system ≈ Y_each^4 × Y_assembly
→ 當 Y_assembly 足夠高時（如 >95%），系統良率優勢明顯重要提示： 以上為模型邏輯演示，非具體產品資料。實際良率數字高度敏感，各廠商均不公開。
代表公司與資本對映
| 角色 | 代表公司 | 與良率模型的關聯 |
|---|---|---|
| Chiplet 架構設計 | AMD、Intel、Apple（M系列）、Broadcom | Chiplet 切分決策直接依賴良率-成本模型 |
| 晶圓代工 | 台積電（TSMC）、三星、Intel Foundry | 提供工藝 D₀、α 等核心引數；良率爬坡是核心競爭力 |
| 先進封裝 | 台積電（CoWoS/SoIC）、日月光/ASE、安靠（Amkor） | Y_assembly 的承載者；封裝良率直接影響系統總良率 |
| EDA / 良率分析 | Synopsys、Cadence、PDF Solutions、Siemens EDA | 提供良率預測、DFM 最佳化、缺陷分析工具 |
| 測試 | 愛德萬（Advantest）、泰瑞達（Teradyne） | KGD 測試裝置，良率保障的基礎設施 |
| Chiplet IP/互連 | Alphawave、UCIe 聯盟成員 | 互連 IP 的可靠性影響 Y_interconnect |
投資邏輯
良率模型視角下的投資架構
核心觀點：Chiplet 時代，“誰能更快把良率跑出來”成為核心競爭壁壘。
-
良率是最大的”隱形成本”： 良率從 60% 提升到 80%，等效於產能提升 33%、單 die 成本下降 25%。擁有良率 know-how 的代工廠/封裝廠護城河極深。
-
先進封裝是良率提升的主戰場： 當 die 良率已經較高時（面積縮小帶來的收益邊際遞減），Y_assembly 成為系統良率的瓶頸。先進封裝能力 = 良率優勢 = 成本優勢。
-
測試成本上升是結構性趨勢： KGD 測試要求 “測得更準、測得更全”，測試時間和測試成本在 Chiplet 方案中結構性增加。愛德萬、泰瑞達等測試裝置公司將受益。
-
良率分析 EDA 工具價值凸顯： 良率預測從”工藝工程師的 Excel 表”演變為需要 AI/ML 驅動的複雜模擬平台。PDF Solutions、Synopsys 等公司在此領域有版面配置。
-
風險提示：
- 封裝良率不達預期可能延遲 Chiplet 方案的經濟可行性拐點
- 3D 堆疊（混合鍵合）良率挑戰比 2.5D 更大，是技術前沿但不確定性也更高
常見誤讀糾偏
❌ 誤讀一：“Chiplet 方案天然比單片良率高”
糾偏： Chiplet 方案的 die 良率 確實更高（面積更小），但系統良率還需乘以 組裝良率 Y_assembly 和考慮 測試成本。如果封裝良率低（如 3D 混合鍵合早期）、die 數量多（每增加一顆 die 就多一重良率風險），整體系統良率不一定優於單片。只有當 die 面積大到單片良率過低時，Chiplet 方案才有明確的良率優勢。
❌ 誤讀二：“良率模型就是 Poisson 公式 Y=e^(-AD)”
糾偏： Poisson 模型是最簡模型，假設缺陷均勻分佈，與實際晶圓上缺陷聚集分佈的特性嚴重不符，業界實際使用的是 Negative Binomial 模型（含聚集引數 α）。更進一步，現代良率模型還需考慮系統性缺陷（systematic defects，如光刻圖案化問題）和隨機缺陷（random defects）的區分，以及 DFM 模型（可製造性設計規則對良率的影響）。
❌ 誤讀三：“Chiplet 切分越細，良率越好”
糾偏： 切分有代價：每多一種 Chiplet 種類就多一套掩模、多一個供應鏈環節、多一層封裝組裝良率風險；每多一顆 die 就多一個 KGD 測試成本。存在最優切分數——良率提升的邊際收益 = 封裝/測試成本的邊際增加時達到平衡。盲目切分反而可能因封裝複雜度上升而降低系統級良率和提高總成本。
❌ 誤讀四：“良率是代工廠的事，設計公司不用管”
糾偏： Chiplet 時代，良率是設計-製造-封裝-測試全鏈路共同決定的。設計公司的 Chiplet 切分策略（面積選擇）、冗餘設計、DFT（可測試性設計）方案直接決定了良率的上限。良率最佳化從”製造端修補”轉向”設計端預防”，這是 DFM（可製造性設計）和 DTCO（設計-工藝協同最佳化）的核心驅動力。
學習路徑
入門級（理解為什麼 Chiplet 能提升良率）：
├── 閱讀：經典半導體制造教材中關於良率模型的章節
├── 關鍵概念：Die yield, Defect density, Wafer map
└── 推薦材料：《Semiconductor Manufacturing Technology》(Quirk & Serda)
進階級（掌握良率建模方法）：
├── 學習：Negative Binomial 模型的推導與引數擬合
├── 實踐：用 Python/Excel 建立單片 vs. Chiplet 良率-成本對比模型
├── 關鍵概念：α 引數、系統性缺陷 vs. 隨機缺陷、KGD 測試策略
└── 推薦材料：IEEE 期刊中關於 yield modeling 的論文
專家級（產業應用）：
├── 研究：先進封裝良率（CoWoS/混合鍵合）的公開討論與技術會議報告
├── 關注：UCIe 標準中關於測試與可靠性的規範
├── 關鍵概念：DTCO、Yield-aware design、Monte Carlo 良率模擬
└── 推薦材料：IEEE ECTC/ECTC 會議論文、IMEC 技術報告、各封裝廠技術日資料一句話總結
Chiplet 良率模型的本質是”用數學回答”一顆大晶片該不該切、怎麼切、切幾刀”這個數十億美元的工程經濟學問題——核心公式是 Negative Binomial 模型，核心變數是缺陷密度、晶片面積和封裝良率，核心挑戰在於組裝良率（Y_assembly）的精確建模與最佳化。
延伸閱讀與來源
| 來源型別 | 推薦內容 | 說明 |
|---|---|---|
| 教科書 | 《Yield Modeling and Defect Tolerance in VLSI》(Koren & Krishna) | 良率建模的學術經典 |
| 行業報告 | Yole Développement 關於先進封裝的系列報告 | Chiplet 市場與封裝良率的行業資料 |
| 標準 | UCIe (Universal Chiplet Interconnect Express) 規範 | Chiplet 互連標準，含測試相關內容 |
| 技術會議 | IEEE ECTC（電子元件與技術會議） | 先進封裝良率研究的前沿論文 |
| 公司技術揭露 | AMD EPYC 技術日資料（關於 Chiplet 架構決策） | 公開討論中有限涉及良率優勢的邏輯 |
| EDA 工具 | Synopsys Yield Explorer、PDF Solutions Exensio | 良率分析工具的產品文件（理解工業級良率建模方法） |
| 行業共識 | 台積電技術論壇（TSMC OIP / Technology Symposium） | 各節點 D₀ 趨勢的間接資訊（通常不直接公佈數字） |
免責宣告： 本頁中涉及的具體良率數值、缺陷密度數值均為行業經驗共識或模型邏輯演示，非特定廠商/產品的實際資料。各廠商的工藝良率引數屬於核心商業機密，極少公開揭露。投資決策請以公司官方揭露和專業分析師報告為準。