小芯片化

1. 3 秒看懂

小芯片化（Chipletization）是将单颗大芯片拆分为多个功能独立、工艺可各异的“小芯片”（Chiplet），再通过先进封装技术将其高密度集成在一起的设计与制造范式。核心价值在于突破光刻掩模尺寸极限、大幅提升芯片良率、降低成本、实现不同工艺模块的最优组合，是后摩尔时代延续算力增长的重要路径。

2. 3 分钟产业解释

传统“单片式”系统级芯片（SoC）将所有功能（CPU 核、GPU 核、IO 控制器、内存控制器等）集成在同一块硅片上。当芯片规模不断膨胀，会遭遇两大物理与经济瓶颈：

1. 光刻掩模尺寸极限：当前最先进的极紫外（EUV）光刻机单次曝光场约为 26mm × 33mm，芯片对角尺寸一旦超过这个“掩模版极限”，就必须进行多层拼接曝光，大幅增加设计复杂度和成本，甚至到了物理上无法制造的程度。
2. 良率悬崖：芯片面积越大，出现致命缺陷的概率呈指数级上升。一块接近掩模极限的大芯片，其良率可能远低于经济可行的阈值，导致单颗成品成本飙升。

小芯片化用“分而治之”的策略回应这两大挑战：将原本单一芯片上的不同功能模块拆分为多颗物理上独立的小芯片，分别用最合适的工艺节点制造（比如计算核心用昂贵但性能领先的 3nm，IO 模块用成熟且便宜的 12nm），然后像搭积木一样，在一个高密度的封装基板或硅中介层上“拼”回一颗完整的系统。

由此带来三重产业变革：

• 经济学变革：可复用的功能模块（如 IO、模拟接口）一次设计、多次流片，研发成本被规模摊薄；高性能计算核心则可以轻装上阵，专注冲击最新工艺，在性能与成本之间找到全局最优解。
• 设计范式变革：从“单片内全集成”转向“系统级的分解与异构集成”，设计的重心从内部总线转移到 Die-to-Die 互连以及封装级架构。
• 产业链价值重塑：封装测试环节从“后端配套”跃升为“系统集成中枢”，先进封装技术平台成为和晶圆制造能力同样重要的战略资产。

3. 技术原理

小芯片化在技术层面围绕三个核心问题展开：怎么拆（功能分解）、怎么连（互连与通信）、怎么封（集成技术）。

3.1 功能分解策略

一个典型的 SoC 可沿三个维度进行拆解：

• 按功能拆：计算小芯片（CPU/GPU/AI 加速器）使用最先进逻辑工艺；IO 及内存控制器小芯片使用成熟工艺；缓存小芯片可通过 SRAM 堆叠实现。
• 按架构拆：将同构的多核处理器拆分为多个“核心复合体”（Core Complex Die, CCD），辅以独立的 IO Die，形成同构扩展（如 AMD Zen 系列）。
• 按工艺拆：把必须用先进工艺的部分（高速数字逻辑）和可用成熟工艺的部分（模拟、射频、高压接口）分开，避免“一块芯片全用最贵工艺”的浪费。

3.2 关键互连技术

小芯片间互连是实现“系统级性能”的核心，必须在狭小空间内同时满足高带宽、低延时、低功耗。

• Die-to-Die 物理层接口

  • UCIe（Universal Chiplet Interconnect Express）：2022 年发布的开放标准，由 Intel、台积电、AMD、Arm 等共同发起，旨在让不同厂商的小芯片可以互通互联。支持标准封装和先进封装两种模式，最大带宽密度可达 1.3 Tbps/mm（第 1 代）。
  • BoW（Bunch of Wires）：由 ODSA（Open Domain-Specific Architecture）工作组推动的开放标准，偏向于低成本、较简单互连。
  • 私有高性能接口：如 NVIDIA 的 NVLink-C2C、AMD 的 Infinity Fabric™，在闭域内实现极致带宽和低延迟，常用于 AI 计算芯片与 GPU/CPU 耦合。

• 互连架构

  • 并行互连：采用超宽并行总线，通过微凸块或混合键合实现高带宽密度，代表为 UCIe 标准，适合基板或硅中介层集成。
  • 串行互连：采用高速 SerDes，支持长距离通道（达到毫米级甚至跨封装级），信号通过基板走线，常用于有机基板集成。

3.3 先进封装集成拓扑

小芯片的物理集成主要依赖三类先进封装形态：

• 2.5D 集成——硅中介层方案（代表：台积电 CoWoS-S） 所有小芯片并排贴装于一块硅中介层（Silicon Interposer）上，中介层内部有多层高密度金属再布线（RDL），实现芯片间水平通信，中介层再通过 C4 凸块连接到下方有机封装基板。优势是互连密度高、成熟度高，是目前 AI GPU 采用的主流形态。

• 2.5D 集成——扇出型晶圆级封装方案（代表：台积电 InFO_oS） 用重分布层（RDL）取代部分硅中介层功能，将多个小芯片嵌入成型材料中，再在表面制作高密度走线。相比硅中介层方案成本更低，但互连密度和带宽有所下降，适合移动处理器、中端计算。

• 3D 集成——芯片垂直堆叠（代表：台积电 SoIC、三星 X-Cube） 芯片直接面对面堆叠，通过硅通孔（TSV）或混合键合（Hybrid Bonding）实现垂直互连。混合键合可在无微凸块的情况下达到亚微米级互连间距，实现当前最高的吞吐密度和最低的功秏，是未来逻辑芯片与缓存、逻辑与逻辑 3D 集成的终极方向。

4. 关键参数

评价一种小芯片集成方案的技术与商业竞争力，可关注以下核心指标。

• 互连带宽密度（Tbps/mm² 或 Gbps/mm）：单位互连面积内可承载的数据传输速率。根据 UCIe 1.0 规范，使用标准 2.5D 封装（55μm 微凸块间距），带宽密度可达 1.3 Tbps/mm；采用高级封装可实现更高。该指标直接决定计算芯片与伙伴芯片（如 HBM）之间能否承载高吞吐量业务。

• 互连能效（pJ/bit）：每传输 1 bit 数据所消耗的能量。UCIe 标准目标在 0.5 pJ/bit 以下（极短距离），高端私有接口如 NVLink-C2C 可低至 0.1-0.3 pJ/bit 量级。在大规模并行系统中，互连功耗可占芯片总功耗的 20% 以上，能效是系统工程的关键约束。

• 互连延时（ps 或 ns）：数据从源端小芯片抵达目标小芯片的时间。物理延迟与传输距离、接口协议有关。硅中介层方案通常可控制在纳秒以内；跨基板的远距离互连会略高。对缓存一致性等强同步场景极为敏感。

• 集成密度（芯片数/封装、晶体管总数）：衡量单个封装中可容纳的小芯片数量、总晶体管规模。例如，AMD MI300X 在一个封装内集成了 13 个小芯片（8 个计算芯片 + 4 个 IO 及 Infinity Fabric 控制器 + 1 个管理芯片），总晶体管数超过 1530 亿颗（AMD 官方公布数据，2023 年）。

• 互连凸块间距（Bump Pitch）：衡量物理互连精度的标尺。传统倒装芯片微凸块间距约 40–55 μm；混合键合可做到 ≤10 μm 甚至小于 1 μm。间距越密，同等面积下的互连端口数越多，带宽上限越高。

• 封装热设计功耗（TDP）与热密度：小芯片高度集成，热源密集，散热难度指数上升。先进封装需配套使用导热界面材料、热界面层扩散、液冷等方案。当前高端的 2.5D/3D 封装散热能力仍是持续优化的焦点。

（注：上述参数的具体数值，除公开标准及厂商白皮书数据外，部分基于行业一般工程认知，精确数值可能因具体设计和代次而异。）

5. 技术路线

小芯片化的集成技术可按物理形态分为三大主流路线，并在各自内部不断迭代。

除上述三条路线外，还有 英特尔 EMIB（嵌入式多芯片互连桥）：将小硅桥嵌入有机基板中，仅对需要高密度互连的区域提供局部硅桥连接，兼顾成本和性能，已应用于英特尔 Stratix 10 FPGA 及 GPU 产品。

路线选择权衡的核心是 成本–性能–散热三角：高端计算追求极致带宽和密度，优先选择 2.5D 硅中介层或 3D 堆叠；成本敏感且带宽需求中等的领域偏好多芯片扇出方案；而需要极大规模同构扩展的场景可能会混合使用 EMIB 等。

6. 上游

小芯片化重构了半导体供应上游，新增和强化了多个关键环节。

• EDA 工具：Cadence、Synopsys、西门子 EDA（原 Mentor）等提供小芯片协同设计平台，需要解决跨工艺节点的仿真收敛、Die-to-Die 接口验证、多物理场（热、应力、电磁）模拟等全新挑战。三家均为美股上市公司，其最新年报（FY2023）均将多芯片异构集成列为重要成长方向。

• IP 核与接口 IP

  • Die-to-Die 接口 IP：Synopsys、Cadence、Alphawave Semi 等提供经硅验证的 UCIe/BoW/NVLink 等 PHY 及控制器 IP，是实现开放生态的基石。2023 年，多家 IP 公司已发布 UCIe 1.0/1.1 兼容 IP 并开拓客户。
  • 高速 SerDes IP：博通（内部使用）、Credo 等提供跨封装长距离 SerDes 解决方案。

• 先进封装材料

  • 硅中介层：台积电、英特尔等晶圆厂内部提供，也有专业供应商（如旭化成等），对大面积硅片的高密度 TSV 加工要求极高。
  • IC 载板/有机基板：揖斐电（Ibiden）、欣兴电子（Unimicron）、三星电机（Samsung Electro-Mechanics）等，面向大面积、高层数、细线路基板是封装不可或缺的一环。2023 年 IBIDEN 公告其高端 ABF 载板产能利用率受数据中心需求拉动维持高位。
  • 底部填充与导热材料：NAMICS、Shin-Etsu、和辉光电等，高端散热界面材料的导热系数要求逐年攀升。

• 制造与封装设备

  • 光刻及掩模：ASML（EUV/DUV 光刻），但先进封装中使用的光刻精度低于前端，通常采用 i-line 或步进式光刻。
  • TSV 刻蚀/沉积：泛林半导体（Lam Research）、东京电子（TEL）等，深孔刻蚀与填充要求极高深宽比。
  • 键合设备：EV Group（奥地利，未上市）、东京精密、应用材料（Applied Materials）等，混合键合设备是 3D 集成的核心壁垒。

7. 下游

小芯片化的需求根源来自对更大算力、更高带宽、更低功耗的系统需求。典型下游应用场景包括：

• 人工智能与高性能计算（AI/HPC） 大模型训练和推理对显存容量、GPU 间带宽有极致要求，推动 NVIDIA H100/B200 系列、AMD Instinct MI300X 等产品全面采用小芯片 + HBM 的 2.5D/3D 集成。这是当前先进封装需求增量的最大贡献者。

• 云数据中心 CPU 超大规模云服务商的自研服务器 CPU（如亚马逊 Graviton、Ampere Altra）以及 AMD EPYC、Intel Xeon（特别是采用 EMIB 的型号）无一例外走向多小芯片架构，以提高核心数量和能效比。

• 高端消费电子 苹果 M 系列 Ultra 芯片（M2 Ultra 等）通过硅中介层连接两颗大芯片，实现了“极速互连、双倍核心”的效果。高通骁龙移动平台也引入小芯片集成 AI 加速单元，提高能效。

• 汽车电子 自动驾驶 SoC 将算力芯片、ISP、安全域控制器分解为不同小芯片，实现功能安全隔离和工艺混合，并满足车规长期供货需求。

• 网络交换机与路由器 数据中心交换机芯片（如博通 Tomahawk、Cisco Silicon One）采用多 Die 集成以应对单端口速率向 800G/1.6T 演进的带宽需求，小芯片化可缓解单芯片 I/O 物理拥挤。

8. 受益公司

（说明：以下基于公开信息梳理的产业链角色与定位，不构成任何投资建议。）

• 台积电：同时掌握 CoWoS、InFO、SoIC 三大先进封装平台，拥有从晶圆制造到封装服务闭环，是多数 AI/HPC 芯片小芯片化方案的首选集成商。2024 年 Q1 法说会指出，CoWoS 产能仍是 AI 芯片出货瓶颈，公司持续大幅度扩充先进封装资本开支。

• 英特尔：IDM 2.0 策略下，以 Intel Foundry 身份为外部客户提供 EMIB、Foveros 等先进封装，意图成为下一代系统级代工的核心选手。

• 三星：提供 I-Cube（2.5D）和 X-Cube（3D）技术，并与客户合作开发集成的 AI 芯片封装方案，积极争取 AI 封装订单。

• 日月光投控（ASE）、安靠（Amkor）**、长电科技（JCET）、华天科技等 OSAT（外包封测服务商）：传统封测厂积极扩建 2.5D 量产产能，部分与晶圆厂合作承接溢出订单，逐步进入硅中介层封装领域。日月光 2023 年报显示其先进封装业务占营收比重约 20%（公开资料未见精确拆分 2.5D 部分）。

• AMD、NVIDIA、博通、美满电子等芯片设计公司：作为小芯片架构的早期定义者和受益者，通过创新的 Die-to-Die 私有接口与系统架构设计确立性能领先，同时从封装瓶颈中感受到压力，正积极参与产能锁定和生态构建。

• IP/EDA 供应商：Cadence（CDNS）、Synopsys（SNPS）、Alphawave Semi（AWE，伦敦上市）等通过出售 Die-to-Die IP、多芯片仿真工具受益于小芯片设计生态扩散。

9. 市场规模

市场规模可从“先进封装”全局视角观察，小芯片化是其增长的核心推力。

• 先进封装市场整体 据 Yole Group《Status of the Advanced Packaging 2023》报告，2022 年全球先进封装市场收入约 441 亿美元，预计 2028 年将达到约 786 亿美元，2022–2028 年复合年增长率（CAGR）约 10.6%。其中，2.5D/3D 堆叠包装为增速最高的子领域，CAGR 预计超过 20%（Yole 2023 报告）。该报告并未单独公布“小芯片化封装”的精确占比，但指出异构集成是 2.5D/3D 的主要驱动力。

• 产能相关数字（公开资料综合）

  • 台积电 CoWoS 产能：2023 年初月产能约 12,000 片晶圆当量（来源：Digitimes Research 估计）；台积电 2023 年 Q1 法说会表示全年产能将翻倍，资本开支向先进封装倾斜。2024 年媒体估算年底月产能有望达到 35,000–40,000 片晶圆当量（未经公司确认）。
  • 三星 I-Cube/3D 封装产能：未单独披露，媒体估计 2023 年月量级在数千片，并计划持续扩大以抢夺 AI 客户。
  • OSAT 2.5D 产能：日月光等台湾封测厂 2024 年开始小规模量产 2.5D 封装，产能爬坡中。

• 中国先进封装市场 中国半导体行业协会封装分会 2023 年资料显示，中国大陆先进封装市场规模 2022 年约 320 亿元人民币，预计 2025 年超 430 亿元。长电科技、通富微电等龙头企业在 2.5D/3D 方向有研发与产能布局，但公开资料未见其 2.5D 硅中介层封装的精确营收。

（所有数字均引用自第三方研究机构估算，实际值以公司公告和专业机构更新为准。）

10. 玩家对比

下表从技术覆盖面、产能规模、开放性与产业化进度四个维度对比主要封装集成玩家。

在设计端，AMD 是消费级和服务器 CPU 小芯片化的先行者，通过复用 CCD 取得显著成本优势；NVIDIA 则在超高带宽 GPU 领域将私有互连与先进封装高度绑定，形成极高的生态壁垒。英特尔自有产品虽早就探索 MCP（多芯片封装），但 IDM 2.0 后正转向开放代工战略。

11. 风险

小芯片化在催生机遇的同时，也带来突出的技术与商业风险。

• 封装良率与成本风险 2.5D 硅中介层尺寸越来越大（常超过 2 倍掩模版面积），其本身良率成为新瓶颈；硅中介层的制造和测试成本不菲，使得整体封装成本居高不下。如果产能扩张期间良率提升不如预期，将严重挤压芯片公司利润率。

• 热管理与可靠性 多芯片密集封装导致热源集中，散热路径复杂；热应力不均可能引发焊点开裂、脱层等问题，需增加散热与应力缓解设计，额外推高系统成本。

• 供应链集中度过高 当前最高端的 2.5D 硅中介层方案和混合键合几乎被台积电一家把控，全球 AI 芯片出货高度依赖其产能，形成系统性风险；地缘政治紧张亦可能干扰供应稳定。

• 生态碎片化与标准锁定 UCIe 联盟虽有众多成员，但目前旗舰级产品仍倾向于私有互连，小芯片的“可互换性”远未实现；整个生态系统可能长期碎片化，限制了 IP 复用带来的成本下降预期。

• 知识产权与安全风险 小芯片需要开放详细的物理和协议接口，不同厂商小芯片间的验证和信任问题难以完美解决，可能暴露硬件安全攻击面；跨厂商 IP 归属和许可也带来复杂法律风险。

• 行业周期与资本开支错配 先进封装投入重资产（一座 2.5D 或先进基板工厂资本开支数十亿至上百亿美元），若需求周期波动，可能导致巨额折旧压力。

12. 误读纠偏

• 误读一：“小芯片化是廉价技术，单片芯片性能更强。” 纠正：小芯片化是突破掩模尺寸极限、延续芯片集成复杂度增长的唯一可行路径。一个无法用单一掩模制造的超大规模芯片，只能通过分解后高密度集成实现，论性能上限，小芯片化产品的实际晶体管数量、计算能力均已超越以往任何单体芯片。其挑战在于设计复杂度和互连延时，而非性能天花板。

• 误读二：“用了小芯片，成本必然更低。” 纠正：成本优势取决于三个条件——大规模复用的同设计核心、良率的显著改善、更便宜的成熟工艺用于非关键模块。如果异构集成带来极其复杂的散热方案、昂贵的硅中介层和高昂的测试开销，最终总成本可能持平甚至高于单芯片方案。小芯片并非绝对的省钱利器，而是成本结构的重构工具。

• 误读三：“UCIe 标准会让所有小芯片任意混搭，像 USB 即插即用。” 纠正：UCIe 解决了物理层和链路层的互操作，但系统层面的缓存一致性、内存模型、功耗管理等尚无统一标准，不同供应商的小芯片要达到“即插即用”还有很长的路。高端计算仍会大量使用性能定制程度高的私有接口，开放与私有互连将长期共存。

• 误读四：“小芯片化会把所有芯片设计公司变成封装公司。” 纠正：芯片设计公司更多是掌握系统级架构和 Die-to-Die 接口定义，将物理封装实现交给晶圆厂或 OSAT。设计本身不会退位，而是从“单芯片设计”转变为“系统级的分解与供应关系管理”。

13. 最新事件

（截至 2025 年初的重要公开动态，均为新闻报道与公司公告整理）

• 台积电 CoWoS 产能持续翻倍，并计划布局海外先进封装 2024 年台积电宣布 CoWoS 年产能将连续第二年翻倍，2025 年继续扩产；同时考虑在日本或美国设立先进封装厂以分散风险（日经亚洲、公司说法）。这是半导体史上封装环节最大规模的单一技术扩产。

• 英特尔 Foveros 3D 封装在客户端产品中规模落地，并签约新代工客户 英特尔 2023 年底发布的 Meteor Lake 消费级处理器使用 Foveros 技术将计算、GPU、SoC、IO 四个小芯片 3D 堆叠；2024 年其代工部门宣布获得某大型云客户的小芯片先进封装订单（未披露名称）。

• UCIe 2.0 规范发布 2023 年 8 月，UCIe 联盟更新至 2.0 规范，支持异构协议适配、系统架构和全系统的互操作性测试，意图加速开放小芯片生态落地。

• AI 芯片大厂全面锁定先进封装产能 据媒体报道，NVIDIA、AMD、博通等均在 2024 年提前与台积电签订长期 CoWoS 产能协议，部分订单排产已延伸至 2025 年以后。同时，三星 I-Cube 和 Intel EMIB 也获得更多 AI 芯片客户验证机会。

• 中国 2.5D 封装项目进展 长电科技在 2024 年表示，其面向 HPC 的 2.5D 硅中介层封装平台已通过重点客户认证进入小批量出货阶段（公司公告），通富微电也披露了相关先进封装路线图。这标志着全球 2.5D 产能供应趋向分散化。

14. 跟踪指标

如果想持续观察小芯片化产业进展，可重点关注以下可验证的定量与定性指标：

• 先进封装季度收入与资本开支：台积电、日月光、安靠等每季报中关于先进封装业务的营收占比、资本开支指引。
• CoWoS/先进封装月度晶圆产能：台积电法说会披露，以及第三方调研机构（TrendForce、Digitimes）的产能估算。
• UCIe 兼容产品认证数量：UCIe 联盟官网公布通过一致性测试的产品名录，可反映开放生态的成熟度。
• 高端芯片的小芯片数量与集成复杂度：关注新发布的旗舰 CPU、GPU 中集成的 Chiplet 数量、总晶体管数、封装面积等参数（可从公司技术论文、产品发布中获得）。
• Die-to-Die 接口能效与带宽演进：IP 公司 (Synopsys/Cadence) 白皮书中公布的最新接口性能数据，以及标准组织推出的新代次指标。
• HBM 与基板供应链交期及价格：SK 海力士、三星 HBM 产能规划；ABF 载板龙头 IBIDEN、Unimicron 的产能利用率和报价趋势，反映上下游供需紧张度。
• 学术与标准会议风向：IEEE IEDM、ECTC、Hot Chips 等顶级会议中揭幕的新型 3D 堆叠、混合键合、光互连等前沿技术原型和成熟度进展。
• 产业政策与贸易限制：美国《芯片法案》、欧盟芯片法案对先进封装的本土产能补贴；相关出口管制对 2.5D/3D 封装设备、材料的限制范围变更。

15. 信源

本文内容基于下列公开资料与行业通用知识，关键数据标注来源，未注明处为行业共通认知：

• UCIe 联盟官网与技术白皮书（https://www.uciexpress.org/）
• Yole Group (Yole Intelligence), 《Status of the Advanced Packaging 2023》
• 台积电、英特尔、三星、日月光等公司官网、法说会演示材料及 2023、2024 年年报
• AMD、NVIDIA、博通、高通等公司产品技术文档和关键高管公开演讲
• Synopsys、Cadence、Alphawave 等 IP 公司官方新闻稿与投资者报告
• TrendForce、Digitimes、Benchmark 等第三方调研机构的行业追踪文章（用于产能估计和供需分析）
• IEEE IEDM、ECTC、Hot Chips 会议论文集及技术摘要
• 中国半导体行业协会封装分会年度报告等国内公开行业综述

特别说明

• 本文所有市场预测数据均来自 Yole 等第三方机构，仅引用不构成预测；所有产能数字多为媒体估算，可能与公司实际披露存在偏差。
• 文中涉及的公司名和产品名仅供技术阐述，不构成任何投资或购买建议。