小晶片化

1. 3 秒看懂

小晶片化（Chipletization）是將單顆大晶片拆分為多個功能獨立、工藝可各異的“小晶片”（Chiplet），再通過先進封裝技術將其高密度整合在一起的設計與製造範式。核心價值在於突破光刻掩模尺寸極限、大幅提升晶片良率、降低成本、實現不同工藝模組的最優組合，是後摩爾時代延續算力增長的重要路徑。

2. 3 分鐘產業解釋

傳統“單片式”系統級晶片（SoC）將所有功能（CPU 核、GPU 核、IO 控制器、記憶體控制器等）整合在同一塊矽片上。當晶片規模不斷膨脹，會遭遇兩大物理與經濟瓶頸：

1. 光刻掩模尺寸極限：當前最先進的極紫外（EUV）光刻機單次曝光場約為 26mm × 33mm，晶片對角尺寸一旦超過這個“掩模版極限”，就必須進行多層拼接曝光，大幅增加設計複雜度和成本，甚至到了物理上無法制造的程度。
2. 良率懸崖：晶片面積越大，出現致命缺陷的機率呈指數級上升。一塊接近掩模極限的大晶片，其良率可能遠低於經濟可行的閾值，導致單顆成品成本飆升。

小晶片化用“分而治之”的策略回應這兩大挑戰：將原本單一晶片上的不同功能模組拆分為多顆物理上獨立的小晶片，分別用最合適的工藝節點製造（比如計算核心用昂貴但效能領先的 3nm，IO 模組用成熟且便宜的 12nm），然後像搭積木一樣，在一個高密度的封裝基板或矽中介層上“拼”回一顆完整的系統。

由此帶來三重產業變革：

• 經濟學變革：可複用的功能模組（如 IO、模擬介面）一次設計、多次流片，研發成本被規模攤薄；高效能運算核心則可以輕裝上陣，專注衝擊最新工藝，在效能與成本之間找到全域性最優解。
• 設計範式變革：從“單片內全整合”轉向“系統級的分解與異構整合”，設計的重心從內部匯流排轉移到 Die-to-Die 互連以及封裝級架構。
• 產業鏈價值重塑：封裝測試環節從“後端配套”躍升為“系統整合中樞”，先進封裝技術平台成為和晶圓製造能力同樣重要的戰略資產。

3. 技術原理

小晶片化在技術層面圍繞三個核心問題展開：怎麼拆（功能分解）、怎麼連（互連與通訊）、怎麼封（整合技術）。

3.1 功能分解策略

一個典型的 SoC 可沿三個維度進行拆解：

• 按功能拆：計算小晶片（CPU/GPU/AI 加速器）使用最先進邏輯工藝；IO 及記憶體控制器小晶片使用成熟工藝；快取小晶片可通過 SRAM 堆疊實現。
• 按架構拆：將同構的多核處理器拆分為多個“核心複合體”（Core Complex Die, CCD），輔以獨立的 IO Die，形成同構擴充套件（如 AMD Zen 系列）。
• 按工藝拆：把必須用先進工藝的部分（高速數字邏輯）和可用成熟工藝的部分（模擬、射頻、高壓介面）分開，避免“一塊晶片全用最貴工藝”的浪費。

3.2 關鍵互連技術

小晶片間互連是實現“系統級效能”的核心，必須在狹小空間內同時滿足高頻寬、低延時、低功耗。

• Die-to-Die 物理層介面

  • UCIe（Universal Chiplet Interconnect Express）：2022 年釋出的開放標準，由 Intel、台積電、AMD、Arm 等共同發起，旨在讓不同廠商的小晶片可以互通互聯。支援標準封裝和先進封裝兩種模式，最大頻寬密度可達 1.3 Tbps/mm（第 1 代）。
  • BoW（Bunch of Wires）：由 ODSA（Open Domain-Specific Architecture）工作組推動的開放標準，偏向於低成本、較簡單互連。
  • 私有高效能介面：如 NVIDIA 的 NVLink-C2C、AMD 的 Infinity Fabric™，在閉域內實現極致頻寬和低延遲，常用於 AI 計算晶片與 GPU/CPU 耦合。

• 互連架構

  • 並行互連：採用超寬並行匯流排，通過微凸塊或混合鍵合實現高頻寬密度，代表為 UCIe 標準，適合基板或矽中介層整合。
  • 序列互連：採用高速 SerDes，支援長距離通道（達到毫米級甚至跨封裝級），訊號通過基板走線，常用於有機基板整合。

3.3 先進封裝整合拓撲

小晶片的物理整合主要依賴三類先進封裝形態：

• 2.5D 整合——矽中介層方案（代表：台積電 CoWoS-S） 所有小晶片並排貼裝於一塊矽中介層（Silicon Interposer）上，中介層內部有多層高密度金屬再佈線（RDL），實現晶片間水平通訊，中介層再通過 C4 凸塊連線到下方有機封裝基板。優勢是互連密度高、成熟度高，是目前 AI GPU 採用的主流形態。

• 2.5D 整合——扇出型晶圓級封裝方案（代表：台積電 InFO_oS） 用重分佈層（RDL）取代部分矽中介層功能，將多個小晶片嵌入成型材料中，再在表面製作高密度走線。相比矽中介層方案成本更低，但互連密度和頻寬有所下降，適合移動處理器、中端計算。

• 3D 整合——晶片垂直堆疊（代表：台積電 SoIC、三星 X-Cube） 晶片直接面對面堆疊，通過矽通孔（TSV）或混合鍵合（Hybrid Bonding）實現垂直互連。混合鍵合可在無微凸塊的情況下達到亞微米級互連間距，實現當前最高的吞吐密度和最低的功秏，是未來邏輯晶片與快取、邏輯與邏輯 3D 整合的終極方向。

4. 關鍵引數

評價一種小晶片整合方案的技術與商業競爭力，可關注以下核心指標。

• 互連頻寬密度（Tbps/mm² 或 Gbps/mm）：單位互連面積內可承載的資料傳輸速率。根據 UCIe 1.0 規範，使用標準 2.5D 封裝（55μm 微凸塊間距），頻寬密度可達 1.3 Tbps/mm；採用高階封裝可實現更高。該指標直接決定計算晶片與夥伴晶片（如 HBM）之間能否承載高吞吐量業務。

• 互連能效（pJ/bit）：每傳輸 1 bit 資料所消耗的能量。UCIe 標準目標在 0.5 pJ/bit 以下（極短距離），高階私有介面如 NVLink-C2C 可低至 0.1-0.3 pJ/bit 量級。在大規模並行系統中，互連功耗可佔晶片總功耗的 20% 以上，能效是系統工程的關鍵約束。

• 互連延時（ps 或 ns）：資料從源端小晶片抵達目標小晶片的時間。物理延遲與傳輸距離、介面協議有關。矽中介層方案通常可控制在納秒以內；跨基板的遠距離互連會略高。對快取一致性等強同步場景極為敏感。

• 整合密度（晶片數/封裝、電晶體總數）：衡量單個封裝中可容納的小晶片數量、總電晶體規模。例如，AMD MI300X 在一個封裝內集成了 13 個小晶片（8 個計算晶片 + 4 個 IO 及 Infinity Fabric 控制器 + 1 個管理晶片），總電晶體數超過 1530 億顆（AMD 官方公佈資料，2023 年）。

• 互連凸塊間距（Bump Pitch）：衡量物理互連精度的標尺。傳統倒裝晶片微凸塊間距約 40–55 μm；混合鍵合可做到 ≤10 μm 甚至小於 1 μm。間距越密，同等面積下的互連埠數越多，頻寬上限越高。

• 封裝熱設計功耗（TDP）與熱密度：小晶片高度整合，熱源密集，散熱難度指數上升。先進封裝需配套使用導熱介面材料、熱介面層擴散、液冷等方案。當前高階的 2.5D/3D 封裝散熱能力仍是持續最佳化的焦點。

（注：上述引數的具體數值，除公開標準及廠商白皮書資料外，部分基於行業一般工程認知，精確數值可能因具體設計和代次而異。）

5. 技術路線

小晶片化的整合技術可按物理形態分為三大主流路線，並在各自內部不斷迭代。

路線	2.5D – 矽中介層	2.5D – 扇出/RDL 基板	3D 堆疊
技術代表	台積電 CoWoS-S、三星 I-Cube	台積電 InFO_oS、三星 FOPLP	台積電 SoIC、英特爾 Foveros Direct、三星 X-Cube
互連介質	矽中介層 + 微凸塊	重分佈層(RDL) + 微凸塊	混合鍵合或微凸塊 TSV
凸塊間距	~40–55 μm (微凸塊)	~40–80 μm (微凸塊)	≤10 μm（混合鍵合可＜1 μm）
最大互連頻寬	高，典型 1.0–2.0 Tbps/mm	中，典型 0.5–1.0 Tbps/mm	極高，可超 2.0 Tbps/mm
能效	優（0.2–0.5 pJ/bit）	良（0.5–1.0 pJ/bit）	極優（<0.2 pJ/bit）
適用領域	AI/GPU、HPC、高階網路晶片	移動 SoC、中端計算、汽車電子	3D SRAM/邏輯堆疊、未來邏輯-邏輯 3D 處理器
當前產業階段	大規模量產（台積電 2023 年月產能 <2 萬片晶圓當量，2024 年積極擴產）	已量產，成本較低，持續最佳化密度	早期量產，用於感測器、快取堆疊，邏輯堆疊仍在研發爬坡

除上述三條路線外，還有 英特爾 EMIB（嵌入式多晶片互連橋）：將小矽橋嵌入有機基板中，僅對需要高密度互連的區域提供區域性矽橋連線，兼顧成本和效能，已應用於英特爾 Stratix 10 FPGA 及 GPU 產品。

路線選擇權衡的核心是 成本–效能–散熱三角：高階計算追求極致頻寬和密度，優先選擇 2.5D 矽中介層或 3D 堆疊；成本敏感且頻寬需求中等的領域偏好多晶片扇出方案；而需要極大規模同構擴充套件的場景可能會混合使用 EMIB 等。

6. 上游

小晶片化重構了半導體供應上游，新增和強化了多個關鍵環節。

• EDA 工具：Cadence、Synopsys、西門子 EDA（原 Mentor）等提供小晶片協同設計平台，需要解決跨工藝節點的模擬收斂、Die-to-Die 介面驗證、多物理場（熱、應力、電磁）模擬等全新挑戰。三家均為美股上市公司，其最新年報（FY2023）均將多晶片異構整合列為重要成長方向。

• IP 核與介面 IP

  • Die-to-Die 介面 IP：Synopsys、Cadence、Alphawave Semi 等提供經矽驗證的 UCIe/BoW/NVLink 等 PHY 及控制器 IP，是實現開放生態的基石。2023 年，多家 IP 公司已釋出 UCIe 1.0/1.1 相容 IP 並開拓客戶。
  • 高速 SerDes IP：博通（內部使用）、Credo 等提供跨封裝長距離 SerDes 解決方案。

• 先進封裝材料

  • 矽中介層：台積電、英特爾等晶圓廠內部提供，也有專業供應商（如旭化成等），對大面積矽片的高密度 TSV 加工要求極高。
  • IC 載板/有機基板：揖斐電（Ibiden）、欣興電子（Unimicron）、三星電機（Samsung Electro-Mechanics）等，面向大面積、高層數、細線路基板是封裝不可或缺的一環。2023 年 IBIDEN 公告其高階 ABF 載板產能利用率受資料中心需求拉動維持高位。
  • 底部填充與導熱材料：NAMICS、Shin-Etsu、和輝光電等，高階散熱介面材料的導熱係數要求逐年攀升。

• 製造與封裝裝置

  • 光刻及掩模：ASML（EUV/DUV 光刻），但先進封裝中使用的光刻精度低於前端，通常採用 i-line 或步進式光刻。
  • TSV 刻蝕/沉積：科林研發半導體（Lam Research）、東京電子（TEL）等，深孔刻蝕與填充要求極高深寬比。
  • 鍵合裝置：EV Group（奧地利，未上市）、東京精密、應用材料（Applied Materials）等，混合鍵合裝置是 3D 整合的核心壁壘。

7. 下游

小晶片化的需求根源來自對更大算力、更高頻寬、更低功耗的系統需求。典型下游應用場景包括：

• 人工智慧與高效能運算（AI/HPC） 大型模型訓練和推論對視訊記憶體容量、GPU 間頻寬有極致要求，推動 NVIDIA H100/B200 系列、AMD Instinct MI300X 等產品全面採用小晶片 + HBM 的 2.5D/3D 整合。這是當前先進封裝需求增量的最大貢獻者。

• 雲端資料中心 CPU 超大規模雲端服務商的自研伺服器 CPU（如亞馬遜 Graviton、Ampere Altra）以及 AMD EPYC、Intel Xeon（特別是採用 EMIB 的型號）無一例外走向多小晶片架構，以提高核心數量和能效比。

• 高階消費電子 Apple M 系列 Ultra 晶片（M2 Ultra 等）通過矽中介層連線兩顆大晶片，實現了“極速互連、雙倍核心”的效果。高通驍龍移動平台也引入小晶片整合 AI 加速單元，提高能效。

• 汽車電子 自動駕駛 SoC 將算力晶片、ISP、安全域控制器分解為不同小晶片，實現功能安全隔離和工藝混合，並滿足車規長期供貨需求。

• 網路交換器與路由器 資料中心交換器晶片（如博通 Tomahawk、Cisco Silicon One）採用多 Die 整合以應對單埠速率向 800G/1.6T 演進的頻寬需求，小晶片化可緩解單晶片 I/O 物理擁擠。

8. 受益公司

（說明：以下基於公開資訊梳理的產業鏈角色與定位，不構成任何投資建議。）

• 台積電：同時掌握 CoWoS、InFO、SoIC 三大先進封裝平台，擁有從晶圓製造到封裝服務閉環，是多數 AI/HPC 晶片小晶片化方案的首選整合商。2024 年 Q1 法說會指出，CoWoS 產能仍是 AI 晶片出貨瓶頸，公司持續大幅度擴充先進封裝資本支出。

• 英特爾：IDM 2.0 策略下，以 Intel Foundry 身份為外部客戶提供 EMIB、Foveros 等先進封裝，意圖成為下一代系統級代工的核心選手。

• 三星：提供 I-Cube（2.5D）和 X-Cube（3D）技術，並與客戶合作開發整合的 AI 晶片封裝方案，積極爭取 AI 封裝訂單。

• 日月光投控（ASE）、安靠（Amkor）**、長電科技（JCET）、華天科技等 OSAT（外包封測服務商）：傳統封測廠積極擴建 2.5D 量產產能，部分與晶圓廠合作承接溢位訂單，逐步進入矽中介層封裝領域。日月光 2023 年報顯示其先進封裝業務佔營收比重約 20%（公開資料未見精確拆分 2.5D 部分）。

• AMD、NVIDIA、博通、美滿電子等晶片設計公司：作為小晶片架構的早期定義者和受益者，通過創新的 Die-to-Die 私有介面與系統架構設計確立效能領先，同時從封裝瓶頸中感受到壓力，正積極參與產能鎖定和生態建置。

• IP/EDA 供應商：Cadence（CDNS）、Synopsys（SNPS）、Alphawave Semi（AWE，倫敦上市）等通過出售 Die-to-Die IP、多晶片模擬工具受益於小晶片設計生態擴散。

9. 市場規模

市場規模可從“先進封裝”全域性視角觀察，小晶片化是其增長的核心推力。

• 先進封裝市場整體 據 Yole Group《Status of the Advanced Packaging 2023》報告，2022 年全球先進封裝市場營收約 441 億美元，預計 2028 年將達到約 786 億美元，2022–2028 年複合年增長率（CAGR）約 10.6%。其中，2.5D/3D 堆疊包裝為增速最高的子領域，CAGR 預計超過 20%（Yole 2023 報告）。該報告並未單獨公佈“小晶片化封裝”的精確佔比，但指出異構整合是 2.5D/3D 的主要驅動力。

• 產能相關數字（公開資料綜合）

  • 台積電 CoWoS 產能：2023 年初月產能約 12,000 片晶圓當量（來源：Digitimes Research 估計）；台積電 2023 年 Q1 法說會表示全年產能將翻倍，資本支出向先進封裝傾斜。2024 年媒體估算年底月產能有望達到 35,000–40,000 片晶圓當量（未經公司確認）。
  • 三星 I-Cube/3D 封裝產能：未單獨揭露，媒體估計 2023 年月量級在數千片，並計劃持續擴大以搶奪 AI 客戶。
  • OSAT 2.5D 產能：日月光等臺灣封測廠 2024 年開始小規模量產 2.5D 封裝，產能爬坡中。

• 中國先進封裝市場 中國半導體行業協會封裝分會 2023 年資料顯示，中國大陸先進封裝市場規模 2022 年約 320 億元人民幣，預計 2025 年超 430 億元。長電科技、通富微電等龍頭企業在 2.5D/3D 方向有研發與產能版面配置，但公開資料未見其 2.5D 矽中介層封裝的精確營收。

（所有數字均引用自第三方研究機構估算，實際值以公司公告和專業機構更新為準。）

10. 玩家對比

下表從技術覆蓋面、產能規模、開放性與產業化進度四個維度對比主要封裝整合玩家。

公司/平台	核心技術平台	2.5D/3D 量產成熟度	開放程度	代表客戶/晶片用例
台積電	3DFabric (CoWoS-S/R/L、InFO、SoIC)	最高，2.5D 矽中介層產能佔絕對主導，3D SoIC 早期量產	內部繫結代工設計，逐步向更開放合作延伸	NVIDIA H100/B200、AMD MI300、Apple M 系列 Ultra
英特爾	EMIB、Foveros、Co-EMIB	2.5D EMIB 量產於自家 FPGA、PC CPU；對外代工模式在早期	全面開放代工（Intel Foundry）	英特爾自己的產品；尚未有重磅外部客戶宣佈
三星	I-Cube (2.5D)、X-Cube (3D)	2.5D 量產，部分 AI 客戶匯入；3D 堆疊在影像感測器等領域量產，邏輯堆疊尚在早期	提供代工+封裝一體化，願意合作開發	少量 AI 加速器、HBM 整合、三星自家產品
OSAT 陣營	日月光、安靠、長電科技等的 2.5D RDL/矽中介層方案	早期量產，主要承接次級複雜度的多晶片整合（排除最頂級 SoC）	高度開放，與設計公司、代工廠合作	網路晶片、中端伺服器 CPU、汽車晶片

在設計端，AMD 是消費級和伺服器 CPU 小晶片化的先行者，通過複用 CCD 取得顯著成本優勢；NVIDIA 則在超高頻寬 GPU 領域將私有互連與先進封裝高度繫結，形成極高的生態壁壘。英特爾自有產品雖早就探索 MCP（多晶片封裝），但 IDM 2.0 後正轉向開放代工戰略。

11. 風險

小晶片化在催生機遇的同時，也帶來突出的技術與商業風險。

• 封裝良率與成本風險 2.5D 矽中介層尺寸越來越大（常超過 2 倍掩模版面積），其本身良率成為新瓶頸；矽中介層的製造和測試成本不菲，使得整體封裝成本居高不下。如果產能擴張期間良率提升不如預期，將嚴重擠壓晶片公司獲利率。

• 熱管理與可靠性 多晶片密集封裝導致熱源集中，散熱路徑複雜；熱應力不均可能引發焊點開裂、脫層等問題，需增加散熱與應力緩解設計，額外推高系統成本。

• 供應鏈集中度過高 當前最高階的 2.5D 矽中介層方案和混合鍵合幾乎被台積電一家把控，全球 AI 晶片出貨高度依賴其產能，形成系統性風險；地緣政治緊張亦可能干擾供應穩定。

• 生態碎片化與標準鎖定 UCIe 聯盟雖有眾多成員，但目前旗艦級產品仍傾向於私有互連，小晶片的“可互換性”遠未實現；整個生態系統可能長期碎片化，限制了 IP 複用帶來的成本下降預期。

• 智慧財產權與安全風險 小晶片需要開放詳細的物理和協議介面，不同廠商小晶片間的驗證和信任問題難以完美解決，可能暴露硬體安全攻擊面；跨廠商 IP 歸屬和許可也帶來復雜法律風險。

• 行業週期與資本支出錯配 先進封裝投入重資產（一座 2.5D 或先進基板工廠資本支出數十億至上百億美元），若需求週期波動，可能導致鉅額折舊壓力。

12. 誤讀糾偏

• 誤讀一：“小晶片化是廉價技術，單片晶片效能更強。” 糾正：小晶片化是突破掩模尺寸極限、延續晶片整合複雜度增長的唯一可行路徑。一個無法用單一掩模製造的超大規模晶片，只能通過分解後高密度整合實現，論效能上限，小晶片化產品的實際電晶體數量、計算能力均已超越以往任何單體晶片。其挑戰在於設計複雜度和互連延時，而非效能天花板。

• 誤讀二：“用了小晶片，成本必然更低。” 糾正：成本優勢取決於三個條件——大規模複用的同設計核心、良率的顯著改善、更便宜的成熟工藝用於非關鍵模組。如果異構整合帶來極其複雜的散熱方案、昂貴的矽中介層和高昂的測試開銷，最終總成本可能持平甚至高於單晶片方案。小晶片並非絕對的省錢利器，而是成本結構的重構工具。

• 誤讀三：“UCIe 標準會讓所有小晶片任意混搭，像 USB 即插即用。” 糾正：UCIe 解決了物理層和鏈路層的互操作，但系統層面的快取一致性、記憶體模型、功耗管理等尚無統一標準，不同供應商的小晶片要達到“即插即用”還有很長的路。高階計算仍會大量使用效能定製程度高的私有介面，開放與私有互連將長期共存。

• 誤讀四：“小晶片化會把所有晶片設計公司變成封裝公司。” 糾正：晶片設計公司更多是掌握系統級架構和 Die-to-Die 介面定義，將物理封裝實現交給晶圓廠或 OSAT。設計本身不會退位，而是從“單晶片設計”轉變為“系統級的分解與供應關係管理”。

13. 最新事件

（截至 2025 年初的重要公開動態，均為新聞報道與公司公告整理）

• 台積電 CoWoS 產能持續翻倍，並計劃版面配置海外先進封裝 2024 年臺積電宣佈 CoWoS 年產能將連續第二年翻倍，2025 年繼續擴產；同時考慮在日本或美國設立先進封裝廠以分散風險（日經亞洲、公司說法）。這是半導體史上封裝環節最大規模的單一技術擴產。

• 英特爾 Foveros 3D 封裝在客戶端產品中規模落地，並簽約新代工客戶 英特爾 2023 年底釋出的 Meteor Lake 消費級處理器使用 Foveros 技術將計算、GPU、SoC、IO 四個小晶片 3D 堆疊；2024 年其代工部門宣佈獲得某大型雲端客戶的小晶片先進封裝訂單（未揭露名稱）。

• UCIe 2.0 規範釋出 2023 年 8 月，UCIe 聯盟更新至 2.0 規範，支援異構協議適配、系統架構和全系統的互操作性測試，意圖加速開放小晶片生態落地。

• AI 晶片大廠全面鎖定先進封裝產能 據媒體報道，NVIDIA、AMD、博通等均在 2024 年提前與台積電簽訂長期 CoWoS 產能協議，部分訂單排產已延伸至 2025 年以後。同時，三星 I-Cube 和 Intel EMIB 也獲得更多 AI 晶片客戶驗證機會。

• 中國 2.5D 封裝專案進展 長電科技在 2024 年表示，其面向 HPC 的 2.5D 矽中介層封裝平台已通過重點客戶認證進入小批量出貨階段（公司公告），通富微電也揭露了相關先進封裝路線圖。這標誌著全球 2.5D 產能供應趨向分散化。

14. 追蹤指標

如果想持續觀察小晶片化產業進展，可重點關注以下可驗證的定量與定性指標：

• 先進封裝季度營收與資本支出：台積電、日月光、安靠等每季報中關於先進封裝業務的營收佔比、資本支出展望。
• CoWoS/先進封裝月度晶圓產能：台積電法說會揭露，以及第三方調研機構（TrendForce、Digitimes）的產能估算。
• UCIe 相容產品認證數量：UCIe 聯盟官網公佈通過一致性測試的產品名錄，可反映開放生態的成熟度。
• 高階晶片的小晶片數量與整合複雜度：關注新發布的旗艦 CPU、GPU 中整合的 Chiplet 數量、總電晶體數、封裝面積等引數（可從公司技術論文、產品釋出中獲得）。
• Die-to-Die 介面能效與頻寬演進：IP 公司 (Synopsys/Cadence) 白皮書中公佈的最新介面效能資料，以及標準組織推出的新代次指標。
• HBM 與基板供應鏈交期及價格：SK 海力士、三星 HBM 產能規劃；ABF 載板龍頭 IBIDEN、Unimicron 的產能利用率和報價趨勢，反映上下游供需緊張度。
• 學術與標準會議風向：IEEE IEDM、ECTC、Hot Chips 等頂級會議中揭幕的新型 3D 堆疊、混合鍵合、光互連等前沿技術原型和成熟度進展。
• 產業政策與貿易限制：美國《晶片法案》、歐盟晶片法案對先進封裝的本土產能補貼；相關出口管制對 2.5D/3D 封裝裝置、材料的限制範圍變更。

15. 信源

本文內容基於下列公開資料與行業通用知識，關鍵資料標註來源，未註明處為行業共通認知：

• UCIe 聯盟官網與技術白皮書（https://www.uciexpress.org/）
• Yole Group (Yole Intelligence), 《Status of the Advanced Packaging 2023》
• 台積電、英特爾、三星、日月光等公司官網、法說會演示材料及 2023、2024 年年報
• AMD、NVIDIA、博通、高通等公司產品技術文件和關鍵高管公開演講
• Synopsys、Cadence、Alphawave 等 IP 公司官方新聞稿與投資者報告
• TrendForce、Digitimes、Benchmark 等第三方調研機構的行業追蹤文章（用於產能估計和供需分析）
• IEEE IEDM、ECTC、Hot Chips 會議論文集及技術摘要
• 中國半導體行業協會封裝分會年度報告等國內公開行業綜述

特別說明

• 本文所有市場預測資料均來自 Yole 等第三方機構，僅引用不構成預測；所有產能數字多為媒體估算，可能與公司實際揭露存在偏差。
• 文中涉及的公司名和產品名僅供技術闡述，不構成任何投資或購買建議。