CDR

1. 3 秒看懂

CDR（Clock and Data Recovery，时钟与数据恢复）是高速串行通信中不可或缺的“心跳起搏器”。在接收端，当传输介质只送来一串变形、抖动的数据波形，而没有任何独立的同步时钟信号时，CDR 电路必须从这串混乱的比特流中精准提取出隐含的时钟，并用这个恢复出来的时钟在信号“眼图”最开阔的位置完成采样判决，将畸变的模拟波形重新还原为 0/1 数字码流。

没有 CDR，所有依靠单通道高速串行传输的系统——从 PCIe、USB、以太网到 5G 前传光模块——都将退化为无法可靠同步的“盲采”，高速互联的整个基座也将随之崩塌。

2. 3 分钟产业解释

在高速串行通信（SerDes）系统中，为了节省芯片引脚、降低 PCB 走线数量并规避多通道间的偏斜（Skew），发送器（TX）通常只送出数据信号本身，不附带任何同步时钟。接收器（RX）前端面对的是经过长距离背板、电缆或光纤传输后严重衰减的信号——它带着明显的抖动（Jitter）、码间干扰（ISI）和噪声，早已不是发送端整齐的方波。

此时，CDR 承担两个不可分割的核心作用：

1. 时钟提取（Clock Extraction） 利用锁相环（PLL）、相位插值器（PI）等架构，锁定输入数据流中边沿跳变的基频，生成一个与远端发送器同频、同相的恢复时钟。这个时钟并不是简单的分频，而是要自适应地跟踪数据流的相位漂移和低频抖动（如展频时钟 SSC）。

2. 数据再定时（Data Retiming） 用已恢复的时钟对经过均衡器初步“睁开”的模拟信号进行精确采样和量化判决，同时配合均衡模块完成信号的再放大与再整形，最终输出稳定、干净的再生数字信号。这一过程常被称为信号的 3R 再生——再放大（Reshaping）、再整形（Reshaping）、再定时（Retiming）。

典型应用场景：

• 光模块：在 10G SFP+ ER/ZR 等长距离光模块中，光电二极管（PD）输出的微弱电信号经过 TIA（跨阻放大器）放大后，仍存在严重衰减与抖动。位于光模块电芯片中的 CDR 负责对这些信号进行 3R 再生，确保送至主机 SerDes 的数字信号符合规范要求【光模块中 CDR 时钟数据恢复到底有什么用？—易天光通信】。
• SerDes 与接口芯片：PCIe 5.0/6.0、USB 4、以太网物理层（PHY）等芯片内部，CDR 是接收链路的核心模组。尤其在 PCIe 6.0 引入的 PAM4 信号中，CDR 不但要恢复时钟，还必须为 DFE（判决反馈均衡）提供准确的反馈时钟，二者深度耦合。
• 测试测量：误码仪（BERT）与实时示波器中的时钟恢复单元（CRU）本质上是一台独立的、高性能 CDR 仪器。它为捕获的数字波形提供触发时钟，使设计师能够测量眼图、浴盆曲线和抖动容限【2026 年时钟恢复单元现状与前景分析—产业调研网】。

产业趋势：随着数据中心向 800G/1.6T 推进，单通道 SerDes 速率正从 28G NRZ 主导向 112G PAM4、224G PAM4 大步跨越。这对 CDR 的抖动容忍度、锁定时间、跟踪带宽以及功耗都提出了近乎苛刻的要求。与此同时，CDR 正从面向单一速率的固定硬件逐步转向支持多协议、多速率的软件定义智能时钟恢复系统，并可依据不同信道特性在环路带宽、均衡策略等维度进行在线优化【同上】。

3. 技术原理

CDR 的核心任务可抽象为：从接收到的 NRZ 或 PAM4 模拟信号中恢复出频率为比特率 f_b（或符号率 f_{text(symbol)}）的同步时钟，并用此时钟完成对数据的最佳采样。

为什么不能仅用窄带滤波器直接提取时钟？ 理想的随机二进制比特流在频谱上并没有位于比特率 f_b 处的离散谱线。实际上，NRZ 信号的功率谱密度在 f_b 处为零，其能量主要集中在低频区域，并在 f_b/2 附近存在主瓣。这意味着，若不加非线性处理，仅依靠线性带通滤波器直接从随机数据中提取 f_b 时钟是行不通的【时钟与数据恢复（CDR）技术介绍—网易订阅】。因此，所有 CDR 系统首先必须引入边缘检测或非线性部件生成含有 f_b 频率成分的离散谱分量，再让锁相环锁定在该分量上。

典型数字 bang-bang CDR 工作流程：

graph TD
    A[输入模拟信号] --> B{信号边沿到来?};
    B -- 是 --> C[数据采样]
    C --> D[鉴相器: 判断采样时钟超前/滞后];
    D --> E[数字环路滤波器];
    E --> F[相位插值器/压控振荡器 调整时钟相位];
    F --> C

在数字 bang-bang CDR 中，鉴相器在每个数据边沿均进行一次“早/迟”判决：如果恢复时钟的采样沿落在数据跳变沿之后，则判定时钟相位滞后，数字环路滤波器指示相位插值器略微前移采样相位；反之则后移。这种简单的二元决策通过高速、低延迟的数字逻辑实现，极适合先进 CMOS 工艺的 SoC 集成。

线性架构与非线性演进的统一 无论是经典的模拟 PLL 型 CDR，还是先进的全数字 PI 型 CDR，其在系统层面都可以抽象为一个反馈控制系统。两者的本质区别在于相位检测的实现方式与环路滤波器的工作域（模拟电压 vs. 数字码），但都面对相同的矛盾：环路带宽的选取必须在抖动传递（Jitter Transfer, JTF）和抖动容限（Jitter Tolerance, JTOL）之间做出折中。这一矛盾构成了所有 CDR 设计的底层哲学。

4. 关键参数

CDR 的性能直接决定高速链路的比特误码率（BER）与鲁棒性。评价 CDR 的维度并非单一指标，而是一组相互制约的参数集合：

• 抖动容限（Jitter Tolerance, JTOL） 指 CDR 在给定抖动幅度和频率下能够维持规定 BER 的能力。JTOL 曲线通常在高频处呈上升趋势，反映 CDR 环路跟踪能力的上限。PCIe、USB、以太网等标准均定义了强制 JTOL 模板，任何合规的 CDR 必须覆盖模板以上区域。对于 PAM4 信号，由于眼图天然缩小，JTOL 要求相比 NRZ 严苛数倍。

• 抖动传递函数（Jitter Transfer Function, JTF） 描述了输入数据抖动到恢复时钟抖动的传递关系。低通特性是基本要求，用以抑制输入高频抖动。过高的 JTF 带宽会导致下游误码链式放大，过低的带宽则会削弱跟踪低频漂移（如 SSC）的能力。JTF 的 -3 dB 带宽通常被设计为数据速率的 1/1667 至 1/500，视协议而定。

• 锁定时间（Lock Time） CDR 从上电或失锁恢复至正常跟踪状态所需的时间。在突发模式通信（如 PON）中，锁定时间需压缩到几十纳秒以内，以避免丢失帧头；在长距离光模块中，锁定时间可放宽至毫秒级，但必须保证在链路训练阶段完成锁定。

• 频率牵引范围（Pull-in Range/Lock Range） CDR 能够捕获并锁定的最大频率偏差范围。现代展频时钟（SSC）含有高达 5000 ppm 的低频三角波调制，CDR 的振荡器必须有足够的频率覆盖和低增益斜率，保证在 SSC 的整个调制范围内不失锁。

• 恢复时钟相位噪声与抖动生成（Jitter Generation） 来自 VCO、PI 等模块的内部噪声直接表现为恢复时钟的随机抖动（RJ）。严格的应用（如 OTN 映射、视频传输）会对 RJ 的 RMS 值提出 <1 ps 的要求。

• 功耗（Power Efficiency） 常用单位是 pJ/bit。在 28Gb/s NRZ 时代，0.5–1.0 pJ/bit 属于先进水平；进入 112Gb/s PAM4 后，包含 CDR、均衡器和 DAC/ADC 的完整 SerDes 接收器功耗通常需控制在 3–6 pJ/bit 以内。

• 锁定指示与诊断接口 现代 CDR 通常配备失锁告警（LOL）、眼图监控和误码统计寄存器，用于系统健康管理和在线调试。

5. 技术路线

从实现方式与工艺可伸缩性划分，CDR 技术路线经历了三大代际演进：

1. 全模拟 PLL 型 CDR（早期主流） 以模拟 VCO + 模拟鉴相器 + 电荷泵为核心，环路滤波通过片外或片上 RC 网络实现。优点在于相位噪声优异、结构经过长期验证。缺点是能效比和面积随速率提升明显劣化，且需针对每种速率重新设计环路元件，多协议支持困难。

2. 混合信号 DLL/PI 型 CDR（28Gb/s 时代普及） 利用 DLL 或 PLL 产生多相参考时钟，数字逻辑读取数据边缘并通过相位插值器选择或合成最佳采样相位。鉴相器多采样 bang-bang 架构，环路滤波器转入数字域。该路线工艺可伸缩性极好，易于随制程微缩，同时可通过配置实现宽连续速率覆盖，成为 PCIe 4.0/5.0、以太网 25G/50G SerDes 的主流实现。

3. 全数字 CDR 及 ADC-DSP 架构（112Gb/s 及以上） 当单通道速率突破 56Gb/s PAM4 时，传统模拟前端难以提供足够线性的均衡。系统开始采用高精度 ADC 直接对输入信号全采样，其后通过 DSP 实现 FFE/DFE 均衡、CDR 时钟恢复、序列检测及链路训练。此时，CDR 在物理上变为 DSP 中的相位同步算法模块（如基于 Mueller-Müller 定时的波特率 CDR），与均衡深度融合。该路线可最大程度利用数字信号处理能力，但付出高功耗与高延迟的代价。

业界并行的路线融合 当前 112G / 224G SerDes IP 中，时钟恢复普遍采用混合架构：模拟前端仍负责第一级采样保持，数字环路会依据 DSP 输出的相位误差信号快速调整采样相位，形成局部高速模拟+全局数字的双环结构。这一趋势背后，是代工厂先进制程对高线性电容、低噪声器件的持续攻坚。

6. 上游

CDR 电路的上游主要包括三大要素：晶圆制造与先进制程、EDA 与 IP 供应商、高精度测试测量装备。

• 晶圆代工与制程 CDR 的性能与所在芯片的制造工艺强相关。28nm CMOS 可支撑 28Gb/s NRZ，16nm/12nm FinFET 是当前 56Gb/s PAM4 电芯片的主流平台，而 112Gb/s DSP/Retimer 已普遍采用 7nm/5nm 工艺。关键工艺特性包括高速晶体管 fT/fmax、高密度 MIM 电容的线性度、以及片上螺旋电感 Q 值。台积电、三星在 N5、N3 节点提供的 RF chiplet 套件正成为 224Gb/s CDR 的重要使能因素。

• EDA 与模拟/混合信号 IP CDR 的设计高度依赖 Spectre/HSPICE 级精度的仿真，以及针对抖动和噪声的电磁-电路联合提取。Cadence、Synopsys 提供专门的高速 SerDes 建模与验证流程。在 IP 层面，Silicon-proven 的 CDR 软/硬核来自 Synopsys、Cadence、Alphawave Semi 等专业 IP 供应商，作为其完整 SerDes IP 的一部分授权给 SoC 设计公司。这些 IP 模块的上游定价模式（版税+授权费）直接影响下游各类接口芯片的成本结构。

• 测试设备与标准制定 高性能 CDR 必须通过严格的 JTOL/JTF 测试，这推动了对高速误码仪（BERT）、实时示波器和时钟恢复单元（CRU）的持续需求。Keysight、Tektronix、Anritsu 等公司的 110 GHz 以上实时示波器和支持 120 GBd 的 CRU 构成了 CDR 研发验证的硬上游。此外，OIF、IEEE 802.3、PCI-SIG 等标准化组织发布的电气规范定义了 CDR 必须达到的性能指标，直接影响技术路线与市场准入。

7. 下游

CDR 的下游遍布所有依赖高速数字通信的电子系统，按数据速率与场景差异可分为三大类：

1. 数据中心与云计算设施 这是当前 CDR 技术演进的最大驱动力。光模块（800G/1.6T）、有源光缆（AOC）、交换机背板 SerDes、算力卡互联（NVLINK/CXL），每一处高速链路均内嵌 CDR 功能。例如，一支 800G OSFP 光模块内部可能含有多颗 DSP 芯片，每片 DSP 拥有多个接收通道，每个通道均是一个完整的 ADC-DSP CDR 系统。2023 年全球数据中心光模块出货量超过 1 亿只（LightCounting 数据），其对 CDR 相关芯片的需求形成巨大且持续的下游场景。

2. 消费电子与个人计算 智能手机、平板、PC 主板中的 USB 4/Thunderbolt、HDMI 2.1、DisplayPort 2.1 等接口物理层均内置 CDR。随着 8K 视频传输和 USB 80Gbps 的推广，这类 CDR 在低功耗、小面积约束下依然要保证极低误码率，驱动着大量 Analog 设计创新。公开数据显示 2023 年全球 PC 出货量约 2.6 亿台，每台 PC 内含数个内置 CDR 的高速接口，形成海量长尾需求。

3. 电信基础设施与汽车 5G 前/中传 25G/50G eCPRI 光模块、OTN 传输设备中的 FEC 侧 CDR，以及汽车 SerDes（如 MIPI A-PHY、ASA）都要求 CDR 在宽温（-40~125°C）、长寿命和极低 FIT 下可靠工作。车规级 CDR 还需具备自诊断、实时眼图监测等安全特性。

4. 测试测量与科研 示波器、误码仪的时钟恢复单元（CRU）构成一个独立的利基下游市场。这类设备用高精度 CDR 作为信号触发的时钟源，对恢复时钟的相位噪声和仪器带宽提出极端要求，单台价格可达数万至数十万美元。

8. 受益公司

CDR 的渗透路径使得以下类型企业为直接或间接受益方：

• 高速接口 IP 与芯片设计公司 如博通（Broadcom，SerDes 及以太网 PHY）、美满电子（Marvell，Alaska/Precision 系列 DSP/Retimer）、Credo（PAM4 DSP/CDR 芯片）、MaxLinear（光模块电芯片）、瑞昱/Realtek、微芯科技/Microchip（时钟与恢复芯片）等。这些公司将 CDR IP 封装在芯片中直接向光模块厂、交换机 OEM 出售。国内方面，思瑞浦通过高速光通信接口芯片，逐渐在 25G CDR 领域发力；华为海思、中兴微电子、飞昂创新等也在自主研发具有 CDR 功能的光电集成芯片。

• 半导体 IP 授权商 Synopsys、Cadence、Alphawave Semi 等向 SoC 厂商提供硅验证的多速率 CDR IP，通过版税模式深度受益于 PCIe、USB、以太网等标准每一次速率升级带来的全面 IP 换血。以 Alphawave 为例，其 2023 年营收中，112G/224G SerDes IP 授权成为主要增长极（来源：Alphawave 2023 年报）。

• 光模块与网络设备制造商 中际旭创、新易盛、Finisar（II-VI/Coherent）、光迅科技等光模块企业是 CDR 芯片的最大集成消费者。交换机与网卡厂商（如思科、Arista、英特尔、英伟达）的系统性能很大程度上依赖于 SerDes CDR 联合链路的裕量。

• 测试测量仪器公司 Keysight（是德科技）、Tektronix（泰克）、Anritsu（安立）等，其 CRU 与 BERT 系统直接构成基准级 CDR 实现，并随数据速率提升形成持续换代需求。

需要说明的是，上述梳理仅基于公开的产业分工和公司业务描述，不构成任何投资或选择偏好。

9. 市场规模

独立口径数据缺失：CDR 在绝大多数场景下并不作为独立芯片以“CDR 芯片”名义出货，而是集成在 SerDes IP、PHY、Retimer、DSP 或 TIA/调制驱动器中。因此，第三方分析机构（Yole、Omdia、LightCounting）通常不会单独剥离“CDR 市场规模”这一口径。公开资料未见权威单独拆分数据。

不过，可以从相关赛道的公开数字中建立间接估算逻辑：

• 有线通信电芯片：据 LightCounting 2024 年 4 月发布的《Datacom IC Market Forecast》，2023 年全球以太网与光传输电芯片（包括 DSP、Retimer、PHY、CDR、TIA 等）市场规模约为 42 亿美元，其中用于光模块的 PAM4 DSP 和 Retimer 约为 18 亿美元。考虑到 CDR 在其中是必需功能模块，若以功能价值占比 15%–25% 粗略估算，2023 年光模块相关的 CDR 功能价值体量约在 2.7–4.5 亿美元之间（估算口径，非财报审计数字，仅供参考）。

• SerDes IP 市场：IPnest 2023 年数据显示，全球高速 SerDes IP（含 CDR 模块）市场体量约 10–12 亿美元，年复合增长率受 PCIe 6.0、CXL、112G/224G 驱动有望超过 15%。其中 CDR 作为构成部分的价值贡献保守估计超过 2 亿美元。

• 仪器市场：贝哲斯咨询等机构预测全球时钟恢复单元（CRU）设备市场 2023 年约为 1.7 亿美元，2028 年预计达到 2.8 亿美元，CAGR ~10%。这部分独立显化为设备形态的 CDR 虽然绝对规模有限，但单价极高，是性能标杆。

下游间接拉动：2023 年全球光模块市场约 150 亿美元（LightCounting），数据中心交换机 SerDes 通道总数达数十亿条。每一条链路均需要 CDR 功能，因此 CDR 的间接商业价值远超其直接芯片市场体量。

10. 玩家对比

由于缺乏独立统计，以下对比聚焦于在 CDR 领域有显著技术或产品存在的芯片与 IP 企业，核心指标覆盖最高支持速率、架构路线和主要市场。

注：上述信息主要源自公司官网、公开产品简介和行业报告，市场占有率数据未见独立披露，各玩家在不同细分市场地位不一。国内企业目前多在 25G–56G 区间追赶，112G 领域仍由海外巨头主导，但路线图显示差距正在缩小。

11. 风险

CDR 技术与市场面临的风险可从技术路径、供应链和标准合规三个维度解析：

• 技术替代风险 随着全 DSP 架构的进一步集权，传统模拟 CDR 的地位正被 DSP 内的定时恢复算法边缘化。一旦行业全面转向“ADC+DSP+DAC”单芯片方案，独立 CDR IP 供应商将面临价值量重构。此外，相干光技术向短距离渗透，其接收端用 DSP 直接恢复相位，也可能弱化传统强度调制直接检测（IMDD）光模块中 CDR 的存在感。

• 供应链与地缘政治 高性能 CDR IP 与相关 DSP 芯片高度依赖 7nm/5nm/3nm 工艺节点。台积电等代工厂的产能分配、出口管制政策（尤其是对高速 ADC/SerDes IP 的限制）可能直接影响国内厂商获取先进 CDR 的能力。国内 112G 级 CDR 自主化仍有较长的工程化验证窗口。

• 标准演进与互操作风险 IEEE 802.3df/l 定义的 800G/1.6T 光接口，以及 OIF 112G/224G 电气标准仍处在快速迭代中，不同设备商 CDR 实现的差异可能导致互操作性缺陷，延迟产品上市。任何标准的大幅修改都将直接冲击前期研发投入。

• 成本与功耗极限 当速率升至 224Gb/s 时，CDR 与 ADC/DSP 集成的功耗密度已逼近封装散热极限。若未来 3nm 以下制程收益递减，无法实现预期的能效比，则系统级部署将面临冷却与总拥有成本（TCO）瓶颈，进而减缓速率升级节奏。

12. 误读纠偏

产业分析中，CDR 常与以下概念混淆，需明确区分：

• CDR ≠ 普通时钟芯片（Clock Generator / Clock Buffer） 普通时钟芯片产生的是自主时钟，不与数据绑定；而 CDR 是从数据中动态恢复同步时钟，核心是相位跟踪和再定时功能。把“时钟芯片”市场规模等同于 CDR 市场是典型的范畴误用。

• CDR ≠ PLL PLL 是 CDR 实现中常用的基石模块，但 CDR 是一套包含非线性处理、鉴相、滤波、采样判决的完整闭环系统。单纯能实现频率锁定的 PLL 并不能完成数据恢复。

• CDR ≠ Retimer / Redriver Retimer 通常内置完整的 CDR 功能以实现 3R 再生，但反之 CDR 可以仅是接收链路的一部分，不一定是独立的信号重构中继器。Redriver 则仅为模拟信号放大，无时钟恢复和再定时能力，更不可混淆。

• 设备级和电路级 CDR 混淆 测试仪器中的“时钟恢复单元（CRU）”是设备级实现，其性能指标（如剩余抖动）常被直接套用来评价 IC 级 CDR，这是有失公允的比较。IC 级 CDR 受限于功耗与面积，并不能达到仪器级的噪声水平。

• CDR 仅存在于光模块中 光模块是 CDR 的重要应用场景，但 CDR 更是每一个高速电 SerDes 接口的基座，广泛存在于 CPU、GPU、交换机芯片、FPGA 和各类接口芯片中。片面关注光模块将错失数亿颗消费与计算市场中的集成 CDR 生态。

13. 最新事件

截至 2025 年 5 月，以下系列动态正在塑造 CDR 产业走向：

• 224Gb/s SerDes IP 相继发布：2024 至 2025 年间，Synopsys、Alphawave、Cadence 已先后宣布完成基于 3nm/5nm 工艺的 224Gb/s PAM4 SerDes IP 验证，其中均包含新一代自适应数字 CDR，支持更宽的抖动容限且环路收敛时间大幅缩短。Broadcom 与 Marvell 也已在 2025 年 OFC 会议中展示了集成了先进 CDR 引擎的 1.6T 光模块 DSP。

• OIF 224G 标准草案推进：OIF 的 CEI-224G 电气规范于 2024 年下半年进入最后敲定阶段。该标准对 CDR 的 JTOL 模板和参考接收机模型进行了大幅修订，以适应更高插入损耗的信道。各 IP 厂商据此更新了其 CDR 架构，以便一次流片即满足多代协议。

• 国产光模块电芯片提速：2024 年下半年，多家国内公司（如飞昂创新、傲科光电子）相继发布支持 50G PAM4 及 100G/400G 模块的 CDR+Retimer 一体化芯片样品，部分已进入客户验证。在低速率（10G/25G）CDR 领域，国产化率显著提升，已成为白牌光模块的主力供应。

• 汽车 SerDes 对 CDR 的需求走强：随着车载以太网 10Gbps+ 和 MIPI A-PHY 20Gbps 标准的推广，AEC-Q100 认证的高可靠性 CDR IP 开始在自动驾驶域控制器中部署，成为模拟 IP 公司新的竞逐高地。

• 标准化组织持续发布参考测试方案：IEEE 802.3dj（200G/lane）任务组于 2025 年初更新了电气测试草案，其中 CDR 参考恢复算法采用二阶响应的数字环路，以构建与实际芯片更贴合的信道仿真条件，预计将直接影响下一代仪表和芯片的设计。

14. 跟踪指标

若需持续追踪 CDR 技术与产业的发展态势，建议关注以下维度与指标：

• 标准路线图与合规进展 IEEE P802.3dj、OIF CEI-224G、PCI-SIG PCIe 6.0/7.0 规范的正式发布日期、电气子层更新及互通性 workshop 结果；各标准组织的 JTOL/JTF 模板变化。

• 芯片产品发布与实验室验证数据 头部 IP 和芯片厂商（Broadcom, Marvell, Alphawave, Synopsys）112G/224G SerDes 的量产公告、功耗/面积/抖动实测数据；第三方评测机构（如 Signal Integrity Journal）独立测量结果。

• OFC/DesignCon 等顶会技术论文 每年 OFC 展会上 800G/1.6T 光模块展示中的 CDR/DSP 方案；DesignCon 上发表的有关 CDR 架构、高级环路算法和低功耗技术的研究论文。

• 下游出货量与模块成本结构 LightCounting、Cignal AI 等机构每季度发布的光模块出货量与电芯片营收；其中电芯片 ASP 变动可间接反映 DSP 及 CDR 功能模块的价值趋势。

• 关键专利与并购事件 CDR 相关专利（尤其是数字 CDR、波特率定时恢复）的申请数量变化，以及模拟/混合信号公司间涉及高速接口 IP 的并购活动，预示着技术集中度的变化。

• 国内替代率 中国光模块制造商的电芯片国产化比例（如 25G、50G CDR），跟踪思瑞浦、飞昂创新等公司光通信芯片的营收、产能及客户导入数量。该指标可间接评估国内 CDR 供应链的自主程度。

15. 信源

以下信源构成上述分析的基础，可供交叉验证与深度阅读：

1. 标准化组织文档 IEEE 802.3 Ethernet Working Group（802.3ck/cu/df/dj 任务组技术提案）；OIF Implementation Agreements for CEI-112G/224G；PCI-SIG Base Specification 6.0。

2. 行业研究机构报告 LightCounting《Datacom IC Market Forecast》（2024 年 4 月）；Omdia《High-Speed Serial Interconnect Market Tracker》；Yole Intelligence《Optical Transceivers for Datacom & Telecom 2024》；IPnest《SerDes IP Market Report 2023》。

3. 企业技术文献与白皮书 博通《112G PAM4 SerDes Design Guide》；Marvell《Alaska PAM4 DSP Technology Brief》；Credo《HiWire PAM4 Retimer Product Brief》；Alphawave Semi 2023 Annual Report；Synopsys《DesignWare 112G/224G PHY IP Databook》。

4. 学术与公开技术解析 “时钟与数据恢复（CDR）技术介绍” 网易订阅；《高速串行链路中的时钟恢复技术综述》半导体学报；光模块中 CDR 时钟数据恢复到底有什么用？—易天光通信。

5. 测试测量行业资料 Keysight《Clock Recovery for High-Speed Digital Measurements》应用指南；产业调研网《2026 年时钟恢复单元现状与前景分析》。

6. 公开咨询与政策文件 工信部《光电子器件技术路线图》（2023 版，相关部分）；思瑞浦微电子招股说明书（2021）中有关高速接口产品的行业背景描述。

以上信息综合反映了截至 2025 年 5 月的公开资料。由于 CDR 产业边界模糊、统计口径不一，部分数字采用估算或间接推导，已在上下文中注明其假设和局限性。所有内容仅作产业知识梳理，不构成任何投资或选择建议。