CDR

1. 3 秒看懂

CDR（Clock and Data Recovery，時鐘與資料恢復）是高速序列通訊中不可或缺的“心跳起搏器”。在接收端，當傳輸介質只送來一串變形、抖動的資料波形，而沒有任何獨立的同步時鐘訊號時，CDR 電路必須從這串混亂的位元流中精準提取出隱含的時鐘，並用這個恢復出來的時鐘在訊號“眼圖”最開闊的位置完成取樣判決，將畸變的模擬波形重新還原為 0/1 數字碼流。

沒有 CDR，所有依靠單通道高速序列傳輸的系統——從 PCIe、USB、乙太網路到 5G 前傳光模組——都將退化為無法可靠同步的“盲採”，高速互聯的整個基座也將隨之崩塌。

2. 3 分鐘產業解釋

在高速序列通訊（SerDes）系統中，為了節省晶片引腳、降低 PCB 走線數量並規避多通道間的偏斜（Skew），傳送器（TX）通常只送出資料訊號本身，不附帶任何同步時鐘。接收器（RX）前端面對的是經過長距離背板、電纜或光纖傳輸後嚴重衰減的訊號——它帶著明顯的抖動（Jitter）、碼間干擾（ISI）和噪聲，早已不是傳送端整齊的方波。

此時，CDR 承擔兩個不可分割的核心作用：

1. 時鐘提取（Clock Extraction） 利用鎖相環（PLL）、相位插值器（PI）等架構，鎖定輸入資料流中邊沿跳變的基頻，生成一個與遠端傳送器同頻、同相的恢復時鐘。這個時鐘並不是簡單的分頻，而是要自適應地追蹤資料流的相位漂移和低頻抖動（如展頻時鐘 SSC）。

2. 資料再定時（Data Retiming） 用已恢復的時鐘對經過均衡器初步“睜開”的模擬訊號進行精確取樣和量化判決，同時配合均衡模組完成訊號的再放大與再整形，最終輸出穩定、乾淨的再生數字訊號。這一過程常被稱為訊號的 3R 再生——再放大（Reshaping）、再整形（Reshaping）、再定時（Retiming）。

典型應用場景：

• 光模組：在 10G SFP+ ER/ZR 等長距離光模組中，光電二極體（PD）輸出的微弱電訊號經過 TIA（跨阻放大器）放大後，仍存在嚴重衰減與抖動。位於光模組電晶片中的 CDR 負責對這些訊號進行 3R 再生，確保送至主機 SerDes 的數字訊號符合規範要求【光模組中 CDR 時鐘資料恢復到底有什麼用？—易天光通訊】。
• SerDes 與介面晶片：PCIe 5.0/6.0、USB 4、乙太網路物理層（PHY）等晶片內部，CDR 是接收鏈路的核心模組。尤其在 PCIe 6.0 引入的 PAM4 訊號中，CDR 不但要恢復時鐘，還必須為 DFE（判決反饋均衡）提供準確的反饋時鐘，二者深度耦合。
• 測試測量：誤碼儀（BERT）與即時示波器中的時鐘恢復單元（CRU）本質上是一臺獨立的、高效能 CDR 儀器。它為捕獲的數字波形提供觸發時鐘，使設計師能夠測量眼圖、浴盆曲線和抖動容限【2026 年時鐘恢復單元現狀與前景分析—產業調研網】。

產業趨勢：隨著資料中心向 800G/1.6T 推進，單通道 SerDes 速率正從 28G NRZ 主導向 112G PAM4、224G PAM4 大步跨越。這對 CDR 的抖動容忍度、鎖定時間、追蹤頻寬以及功耗都提出了近乎苛刻的要求。與此同時，CDR 正從面向單一速率的固定硬體逐步轉向支援多協議、多速率的軟體定義智慧時鐘恢復系統，並可依據不同通道特性在環路頻寬、均衡策略等維度進行線上最佳化【同上】。

3. 技術原理

CDR 的核心任務可抽象為：從接收到的 NRZ 或 PAM4 模擬訊號中恢復出頻率為位元率 f_b（或符號率 f_{text(symbol)}）的同步時鐘，並用此時鐘完成對資料的最佳取樣。

為什麼不能僅用窄帶濾波器直接提取時鐘？ 理想的隨機二進位制位元流在頻譜上並沒有位於位元率 f_b 處的離散譜線。實際上，NRZ 訊號的功率譜密度在 f_b 處為零，其能量主要集中在低頻區域，並在 f_b/2 附近存在主瓣。這意味著，若不加非線性處理，僅依靠線性帶通濾波器直接從隨機資料中提取 f_b 時鐘是行不通的【時鐘與資料恢復（CDR）技術介紹—網易訂閱】。因此，所有 CDR 系統首先必須引入邊緣檢測或非線性部件生成含有 f_b 頻率成分的離散譜分量，再讓鎖相環鎖定在該分量上。

典型數字 bang-bang CDR 工作流程：

graph TD
    A[輸入模擬訊號] --> B{訊號邊沿到來?};
    B -- 是 --> C[資料取樣]
    C --> D[鑑相器: 判斷取樣時鐘超前/滯後];
    D --> E[數字環路濾波器];
    E --> F[相位插值器/壓控振盪器 調整時鐘相位];
    F --> C

在數字 bang-bang CDR 中，鑑相器在每個資料邊沿均進行一次“早/遲”判決：如果恢復時鐘的取樣沿落在資料跳變沿之後，則判定時鐘相位滯後，數字環路濾波器指示相位插值器略微前移取樣相位；反之則後移。這種簡單的二元決策通過高速、低延遲的數字邏輯實現，極適合先進 CMOS 工藝的 SoC 整合。

線性架構與非線性演進的統一 無論是經典的模擬 PLL 型 CDR，還是先進的全數字 PI 型 CDR，其在系統層面都可以抽象為一個反饋控制系統。兩者的本質區別在於相位檢測的實現方式與環路濾波器的工作域（模擬電壓 vs. 數字碼），但都面對相同的矛盾：環路頻寬的選取必須在抖動傳遞（Jitter Transfer, JTF）和抖動容限（Jitter Tolerance, JTOL）之間做出折中。這一矛盾構成了所有 CDR 設計的底層哲學。

4. 關鍵引數

CDR 的效能直接決定高速鏈路的位元誤位元速率（BER）與魯棒性。評價 CDR 的維度並非單一指標，而是一組相互制約的引數集合：

• 抖動容限（Jitter Tolerance, JTOL） 指 CDR 在給定抖動幅度和頻率下能夠維持規定 BER 的能力。JTOL 曲線通常在高頻處呈上升趨勢，反映 CDR 環路追蹤能力的上限。PCIe、USB、乙太網路等標準均定義了強制 JTOL 模板，任何合規的 CDR 必須覆蓋模板以上區域。對於 PAM4 訊號，由於眼圖天然縮小，JTOL 要求相比 NRZ 嚴苛數倍。

• 抖動傳遞函式（Jitter Transfer Function, JTF） 描述了輸入資料抖動到恢復時鐘抖動的傳遞關係。低通特性是基本要求，用以抑制輸入高頻抖動。過高的 JTF 頻寬會導致下游誤碼鏈式放大，過低的頻寬則會削弱追蹤低頻漂移（如 SSC）的能力。JTF 的 -3 dB 頻寬通常被設計為資料速率的 1/1667 至 1/500，視協議而定。

• 鎖定時間（Lock Time） CDR 從上電或失鎖恢復至正常追蹤狀態所需的時間。在突發模式通訊（如 PON）中，鎖定時間需壓縮到幾十納秒以內，以避免丟失幀頭；在長距離光模組中，鎖定時間可放寬至毫秒級，但必須保證在鏈路訓練階段完成鎖定。

• 頻率牽引範圍（Pull-in Range/Lock Range） CDR 能夠捕獲並鎖定的最大頻率偏差範圍。現代展頻時鐘（SSC）含有高達 5000 ppm 的低頻三角波調變，CDR 的振盪器必須有足夠的頻率覆蓋和低增益斜率，保證在 SSC 的整個調變範圍內不失鎖。

• 恢復時鐘相位噪聲與抖動生成（Jitter Generation） 來自 VCO、PI 等模組的內部噪聲直接表現為恢復時鐘的隨機抖動（RJ）。嚴格的應用（如 OTN 對映、影片傳輸）會對 RJ 的 RMS 值提出 <1 ps 的要求。

• 功耗（Power Efficiency） 常用單位是 pJ/bit。在 28Gb/s NRZ 時代，0.5–1.0 pJ/bit 屬於先進水平；進入 112Gb/s PAM4 後，包含 CDR、均衡器和 DAC/ADC 的完整 SerDes 接收器功耗通常需控制在 3–6 pJ/bit 以內。

• 鎖定指示與診斷介面 現代 CDR 通常配備失鎖告警（LOL）、眼圖監控和誤碼統計暫存器，用於系統健康管理和線上除錯。

5. 技術路線

從實現方式與工藝可伸縮性劃分，CDR 技術路線經歷了三大代際演進：

1. 全模擬 PLL 型 CDR（早期主流） 以模擬 VCO + 模擬鑑相器 + 電荷泵為核心，環路濾波通過片外或片上 RC 網路實現。優點在於相位噪聲優異、結構經過長期驗證。缺點是能效比和麵積隨速率提升明顯劣化，且需針對每種速率重新設計環路元件，多協議支援困難。

2. 混合訊號 DLL/PI 型 CDR（28Gb/s 時代普及） 利用 DLL 或 PLL 產生多相參考時鐘，數字邏輯讀取資料邊緣並通過相位插值器選擇或合成最佳取樣相位。鑑相器多采樣 bang-bang 架構，環路濾波器轉入數字域。該路線工藝可伸縮性極好，易於隨製程微縮，同時可通過配置實現寬連續速率覆蓋，成為 PCIe 4.0/5.0、乙太網路 25G/50G SerDes 的主流實現。

3. 全數字 CDR 及 ADC-DSP 架構（112Gb/s 及以上） 當單通道速率突破 56Gb/s PAM4 時，傳統模擬前端難以提供足夠線性的均衡。系統開始採用高精度 ADC 直接對輸入訊號全取樣，其後通過 DSP 實現 FFE/DFE 均衡、CDR 時鐘恢復、序列檢測及鏈路訓練。此時，CDR 在物理上變為 DSP 中的相位同步演算法模組（如基於 Mueller-Müller 定時的波特率 CDR），與均衡深度融合。該路線可最大程度利用數字訊號處理能力，但付出高功耗與高延遲的代價。

業界並行的路線融合 當前 112G / 224G SerDes IP 中，時鐘恢復普遍採用混合架構：模擬前端仍負責第一級取樣保持，數字環路會依據 DSP 輸出的相位誤差訊號快速調整取樣相位，形成區域性高速模擬+全域性數字的雙環結構。這一趨勢背後，是代工廠先進製程對高線性電容、低噪聲器件的持續攻堅。

6. 上游

CDR 電路的上游主要包括三大要素：晶圓製造與先進製程、EDA 與 IP 供應商、高精度測試測量裝備。

• 晶圓代工與製程 CDR 的效能與所在晶片的製造工藝強相關。28nm CMOS 可支撐 28Gb/s NRZ，16nm/12nm FinFET 是當前 56Gb/s PAM4 電晶片的主流平台，而 112Gb/s DSP/Retimer 已普遍採用 7nm/5nm 工藝。關鍵工藝特性包括高速電晶體 fT/fmax、高密度 MIM 電容的線性度、以及片上螺旋電感 Q 值。台積電、三星在 N5、N3 節點提供的 RF chiplet 套件正成為 224Gb/s CDR 的重要使能因素。

• EDA 與模擬/混合訊號 IP CDR 的設計高度依賴 Spectre/HSPICE 級精度的模擬，以及針對抖動和噪聲的電磁-電路聯合提取。Cadence、Synopsys 提供專門的高速 SerDes 建模與驗證流程。在 IP 層面，Silicon-proven 的 CDR 軟/硬核來自 Synopsys、Cadence、Alphawave Semi 等專業 IP 供應商，作為其完整 SerDes IP 的一部分授權給 SoC 設計公司。這些 IP 模組的上游定價模式（版稅+授權費）直接影響下游各類介面晶片的成本結構。

• 測試裝置與標準制定 高效能 CDR 必須通過嚴格的 JTOL/JTF 測試，這推動了對高速誤碼儀（BERT）、即時示波器和時鐘恢復單元（CRU）的持續需求。Keysight、Tektronix、Anritsu 等公司的 110 GHz 以上即時示波器和支援 120 GBd 的 CRU 構成了 CDR 研發驗證的硬上游。此外，OIF、IEEE 802.3、PCI-SIG 等標準化組織釋出的電氣規範定義了 CDR 必須達到的效能指標，直接影響技術路線與市場準入。

7. 下游

CDR 的下游遍佈所有依賴高速數字通訊的電子系統，按資料速率與場景差異可分為三大類：

1. 資料中心與雲端運算設施 這是當前 CDR 技術演進的最大驅動力。光模組（800G/1.6T）、有源光纜（AOC）、交換器背板 SerDes、算力卡互聯（NVLINK/CXL），每一處高速鏈路均內嵌 CDR 功能。例如，一支 800G OSFP 光模組內部可能含有多顆 DSP 晶片，每片 DSP 擁有多個接收通道，每個通道均是一個完整的 ADC-DSP CDR 系統。2023 年全球資料中心光模組出貨量超過 1 億隻（LightCounting 資料），其對 CDR 相關晶片的需求形成巨大且持續的下游場景。

2. 消費電子與個人計算 智慧手機、平板、PC 主機板中的 USB 4/Thunderbolt、HDMI 2.1、DisplayPort 2.1 等介面物理層均內建 CDR。隨著 8K 影片傳輸和 USB 80Gbps 的推廣，這類 CDR 在低功耗、小面積約束下依然要保證極低誤位元速率，驅動著大量 Analog 設計創新。公開資料顯示 2023 年全球 PC 出貨量約 2.6 億臺，每臺 PC 內含數個內建 CDR 的高速介面，形成海量長尾需求。

3. 電信基礎設施與汽車 5G 前/中傳 25G/50G eCPRI 光模組、OTN 傳輸裝置中的 FEC 側 CDR，以及汽車 SerDes（如 MIPI A-PHY、ASA）都要求 CDR 在寬溫（-40~125°C）、長壽命和極低 FIT 下可靠工作。車規級 CDR 還需具備自診斷、即時眼圖監測等安全特性。

4. 測試測量與科研 示波器、誤碼儀的時鐘恢復單元（CRU）構成一個獨立的利基下游市場。這類裝置用高精度 CDR 作為訊號觸發的時鐘源，對恢復時鐘的相位噪聲和儀器頻寬提出極端要求，單臺價格可達數萬至數十萬美元。

8. 受益公司

CDR 的滲透路徑使得以下型別企業為直接或間接受益方：

• 高速介面 IP 與晶片設計公司 如博通（Broadcom，SerDes 及乙太網路 PHY）、美滿電子（Marvell，Alaska/Precision 系列 DSP/Retimer）、Credo（PAM4 DSP/CDR 晶片）、MaxLinear（光模組電晶片）、瑞昱/Realtek、微芯科技/Microchip（時鐘與恢復晶片）等。這些公司將 CDR IP 封裝在晶片中直接向光模組廠、交換器 OEM 出售。國內方面，思瑞浦通過高速光通訊介面晶片，逐漸在 25G CDR 領域發力；華為海思、中興微電子、飛昂創新等也在自主研發具有 CDR 功能的光電整合晶片。

• 半導體 IP 授權商 Synopsys、Cadence、Alphawave Semi 等向 SoC 廠商提供矽驗證的多速率 CDR IP，通過版稅模式深度受益於 PCIe、USB、乙太網路等標準每一次速率升級帶來的全面 IP 換血。以 Alphawave 為例，其 2023 年營收中，112G/224G SerDes IP 授權成為主要增長極（來源：Alphawave 2023 年報）。

• 光模組與網路裝置製造商 中際旭創、新易盛、Finisar（II-VI/Coherent）、光迅科技等光模組企業是 CDR 晶片的最大整合消費者。交換器與網絡卡廠商（如思科、Arista、英特爾、輝達）的系統性能很大程度上依賴於 SerDes CDR 聯合鏈路的裕量。

• 測試測量儀器公司 Keysight（是德科技）、Tektronix（泰克）、Anritsu（安立）等，其 CRU 與 BERT 系統直接構成基準級 CDR 實現，並隨資料速率提升形成持續換代需求。

需要說明的是，上述梳理僅基於公開的產業分工和公司業務描述，不構成任何投資或選擇偏好。

9. 市場規模

獨立口徑資料缺失：CDR 在絕大多數場景下並不作為獨立晶片以“CDR 晶片”名義出貨，而是整合在 SerDes IP、PHY、Retimer、DSP 或 TIA/調變驅動器中。因此，第三方分析機構（Yole、Omdia、LightCounting）通常不會單獨剝離“CDR 市場規模”這一口徑。公開資料未見權威單獨拆分資料。

不過，可以從相關賽道的公開數字中建立間接估算邏輯：

• 有線通訊電晶片：據 LightCounting 2024 年 4 月釋出的《Datacom IC Market Forecast》，2023 年全球乙太網路與光傳輸電晶片（包括 DSP、Retimer、PHY、CDR、TIA 等）市場規模約為 42 億美元，其中用於光模組的 PAM4 DSP 和 Retimer 約為 18 億美元。考慮到 CDR 在其中是必需功能模組，若以功能價值佔比 15%–25% 粗略估算，2023 年光模組相關的 CDR 功能價值體量約在 2.7–4.5 億美元之間（估算口徑，非財報審計數字，僅供參考）。

• SerDes IP 市場：IPnest 2023 年資料顯示，全球高速 SerDes IP（含 CDR 模組）市場體量約 10–12 億美元，年複合增長率受 PCIe 6.0、CXL、112G/224G 驅動有望超過 15%。其中 CDR 作為構成部分的價值貢獻保守估計超過 2 億美元。

• 儀器市場：貝哲斯諮詢等機構預測全球時鐘恢復單元（CRU）裝置市場 2023 年約為 1.7 億美元，2028 年預計達到 2.8 億美元，CAGR ~10%。這部分獨立顯化為裝置形態的 CDR 雖然絕對規模有限，但單價極高，是效能標杆。

下游間接拉動：2023 年全球光模組市場約 150 億美元（LightCounting），資料中心交換器 SerDes 通道總數達數十億條。每一條鏈路均需要 CDR 功能，因此 CDR 的間接商業價值遠超其直接晶片市場體量。

10. 玩家對比

由於缺乏獨立統計，以下對比聚焦於在 CDR 領域有顯著技術或產品存在的晶片與 IP 企業，核心指標覆蓋最高支援速率、架構路線和主要市場。

企業（或業務線）	代表 CDR 產品/IP	最高單通道速率	架構特點	主要下游
Broadcom	SerDes IP / Tomahawk/Trident 內建 SerDes	112G PAM4 (量產)	先進 DSP CDR，深厚均衡 IP，自研 ADC/DAC	交換器、定製 ASIC
Marvell	Alaska DSP, Prestera PHY	112G PAM4 (量產)	混合訊號 ADC-DSP CDR，配合高階 DFE	光模組、資料中心
Credo	HiWire PAM4 DSP/Retimer	112G PAM4 (量產)	全模擬前端+低功耗 DSP CDR，強調能效	有源線纜、光模組
MaxLinear	MxL86xxx/Keystone 系列 Retimer/DSP	112G PAM4	面向 400G/800G 整合 CDR 的 Retimer	光模組
Synopsys	DesignWare SerDes IP	112G PAM4 (IP)	多協議配置，PI+數字 CDR，工藝可伸縮	SoC/ASIC 授權
Alphawave Semi	AlphaCORE 112G/224G SerDes IP	224G PAM4 (IP)	全 DSP 架構 CDR，與 PMC/CXL 深度結合	Chiplet/SoC 授權
思瑞浦 (3PEAK)	TPT/TPR 系列光通訊介面晶片	25G NRZ (量產)	模擬 PLL/PI 混合 CDR	5G 前傳光模組
飛昂創新 (Wingcomm)	光模組 CDR/Retimer 電晶片	50G PAM4	面向國產化需求，低功耗 CDR	資料中心光模組
Keysight (測試儀器)	N107x 系列 CRU	>64 GBd PAM4	儀器級極低噪聲 CDR，可程式設計環路	測試測量

注：上述資訊主要源自公司官網、公開產品簡介和行業報告，市場佔有率資料未見獨立揭露，各玩家在不同細分市場地位不一。國內企業目前多在 25G–56G 區間追趕，112G 領域仍由海外巨頭主導，但路線圖顯示差距正在縮小。

11. 風險

CDR 技術與市場面臨的風險可從技術路徑、供應鏈和標準合規三個維度解析：

• 技術替代風險 隨著全 DSP 架構的進一步集權，傳統模擬 CDR 的地位正被 DSP 內的定時恢復演算法邊緣化。一旦行業全面轉向“ADC+DSP+DAC”單晶片方案，獨立 CDR IP 供應商將面臨價值量重構。此外，相干光技術向短距離滲透，其接收端用 DSP 直接恢復相位，也可能弱化傳統強度調變直接檢測（IMDD）光模組中 CDR 的存在感。

• 供應鏈與地緣政治 高效能 CDR IP 與相關 DSP 晶片高度依賴 7nm/5nm/3nm 工藝節點。台積電等代工廠的產能分配、出口管制政策（尤其是對高速 ADC/SerDes IP 的限制）可能直接影響國內廠商獲取先進 CDR 的能力。國內 112G 級 CDR 自主化仍有較長的工程化驗證視窗。

• 標準演進與互操作風險 IEEE 802.3df/l 定義的 800G/1.6T 光介面，以及 OIF 112G/224G 電氣標準仍處在快速迭代中，不同裝置商 CDR 實現的差異可能導致互操作性缺陷，延遲產品上市。任何標準的大幅修改都將直接衝擊前期研發投入。

• 成本與功耗極限 當速率升至 224Gb/s 時，CDR 與 ADC/DSP 整合的功耗密度已逼近封裝散熱極限。若未來 3nm 以下製程收益遞減，無法實現預期的能效比，則系統級部署將面臨冷卻與總擁有成本（TCO）瓶頸，進而減緩速率升級節奏。

12. 誤讀糾偏

產業分析中，CDR 常與以下概念混淆，需明確區分：

• CDR ≠ 普通時鐘晶片（Clock Generator / Clock Buffer） 普通時鐘晶片產生的是自主時鐘，不與資料繫結；而 CDR 是從資料中動態恢復同步時鐘，核心是相位追蹤和再定時功能。把“時鐘晶片”市場規模等同於 CDR 市場是典型的範疇誤用。

• CDR ≠ PLL PLL 是 CDR 實現中常用的基石模組，但 CDR 是一套包含非線性處理、鑑相、濾波、取樣判決的完整閉環系統。單純能實現頻率鎖定的 PLL 並不能完成資料恢復。

• CDR ≠ Retimer / Redriver Retimer 通常內建完整的 CDR 功能以實現 3R 再生，但反之 CDR 可以僅是接收鏈路的一部分，不一定是獨立的訊號重構中繼器。Redriver 則僅為模擬訊號放大，無時鐘恢復和再定時能力，更不可混淆。

• 裝置級和電路級 CDR 混淆 測試儀器中的“時鐘恢復單元（CRU）”是裝置級實現，其效能指標（如剩餘抖動）常被直接套用來評價 IC 級 CDR，這是有失公允的比較。IC 級 CDR 受限於功耗與面積，並不能達到儀器級的噪聲水平。

• CDR 僅存在於光模組中 光模組是 CDR 的重要應用場景，但 CDR 更是每一個高速電 SerDes 介面的基座，廣泛存在於 CPU、GPU、交換器晶片、FPGA 和各類介面晶片中。片面關注光模組將錯失數億顆消費與計算市場中的整合 CDR 生態。

13. 最新事件

截至 2025 年 5 月，以下系列動態正在塑造 CDR 產業走向：

• 224Gb/s SerDes IP 相繼釋出：2024 至 2025 年間，Synopsys、Alphawave、Cadence 已先後宣佈完成基於 3nm/5nm 工藝的 224Gb/s PAM4 SerDes IP 驗證，其中均包含新一代自適應數字 CDR，支援更寬的抖動容限且環路收斂時間大幅縮短。Broadcom 與 Marvell 也已在 2025 年 OFC 會議中展示了集成了先進 CDR 引擎的 1.6T 光模組 DSP。

• OIF 224G 標準草案推進：OIF 的 CEI-224G 電氣規範於 2024 年下半年進入最後敲定階段。該標準對 CDR 的 JTOL 模板和參考接收機模型進行了大幅修訂，以適應更高插入損耗的通道。各 IP 廠商據此更新了其 CDR 架構，以便一次流片即滿足多代協議。

• 國產光模組電晶片提速：2024 年下半年，多家國內公司（如飛昂創新、傲科光電子）相繼釋出支援 50G PAM4 及 100G/400G 模組的 CDR+Retimer 一體化晶片樣品，部分已進入客戶驗證。在低速率（10G/25G）CDR 領域，國產化率顯著提升，已成為白牌光模組的主力供應。

• 汽車 SerDes 對 CDR 的需求走強：隨著車載乙太網路 10Gbps+ 和 MIPI A-PHY 20Gbps 標準的推廣，AEC-Q100 認證的高可靠性 CDR IP 開始在自動駕駛域控制器中部署，成為模擬 IP 公司新的競逐高地。

• 標準化組織持續釋出參考測試方案：IEEE 802.3dj（200G/lane）任務組於 2025 年初更新了電氣測試草案，其中 CDR 參考恢復演算法採用二階響應的數字環路，以建置與實際晶片更貼合的通道模擬條件，預計將直接影響下一代儀表和晶片的設計。

14. 追蹤指標

若需持續追蹤 CDR 技術與產業的發展態勢，建議關注以下維度與指標：

• 標準路線圖與合規進展 IEEE P802.3dj、OIF CEI-224G、PCI-SIG PCIe 6.0/7.0 規範的正式釋出日期、電氣子層更新及互通性 workshop 結果；各標準組織的 JTOL/JTF 模板變化。

• 晶片產品釋出與實驗室驗證資料 頭部 IP 和晶片廠商（Broadcom, Marvell, Alphawave, Synopsys）112G/224G SerDes 的量產公告、功耗/面積/抖動實測資料；第三方評測機構（如 Signal Integrity Journal）獨立測量結果。

• OFC/DesignCon 等頂會技術論文 每年 OFC 展會上 800G/1.6T 光模組展示中的 CDR/DSP 方案；DesignCon 上發表的有關 CDR 架構、高階環路演算法和低功耗技術的研究論文。

• 下游出貨量與模組成本結構 LightCounting、Cignal AI 等機構每季度釋出的光模組出貨量與電晶片營收；其中電晶片 ASP 變動可間接反映 DSP 及 CDR 功能模組的價值趨勢。

• 關鍵專利與併購事件 CDR 相關專利（尤其是數字 CDR、波特率定時恢復）的申請數量變化，以及模擬/混合訊號公司間涉及高速介面 IP 的併購活動，預示著技術集中度的變化。

• 國內替代率 中國光模組製造商的電晶片國產化比例（如 25G、50G CDR），追蹤思瑞浦、飛昂創新等公司光通訊晶片的營收、產能及客戶匯入數量。該指標可間接評估國內 CDR 供應鏈的自主程度。

15. 信源

以下信源構成上述分析的基礎，可供交叉驗證與深度閱讀：

1. 標準化組織文件 IEEE 802.3 Ethernet Working Group（802.3ck/cu/df/dj 任務組技術提案）；OIF Implementation Agreements for CEI-112G/224G；PCI-SIG Base Specification 6.0。

2. 行業研究機構報告 LightCounting《Datacom IC Market Forecast》（2024 年 4 月）；Omdia《High-Speed Serial Interconnect Market Tracker》；Yole Intelligence《Optical Transceivers for Datacom & Telecom 2024》；IPnest《SerDes IP Market Report 2023》。

3. 企業技術文獻與白皮書 博通《112G PAM4 SerDes Design Guide》；Marvell《Alaska PAM4 DSP Technology Brief》；Credo《HiWire PAM4 Retimer Product Brief》；Alphawave Semi 2023 Annual Report；Synopsys《DesignWare 112G/224G PHY IP Databook》。

4. 學術與公開技術解析 “時鐘與資料恢復（CDR）技術介紹” 網易訂閱；《高速序列鏈路中的時鐘恢復技術綜述》半導體學報；光模組中 CDR 時鐘資料恢復到底有什麼用？—易天光通訊。

5. 測試測量行業資料 Keysight《Clock Recovery for High-Speed Digital Measurements》應用指南；產業調研網《2026 年時鐘恢復單元現狀與前景分析》。

6. 公開諮詢與政策檔案 工信部《光電子器件技術路線圖》（2023 版，相關部分）；思瑞浦微電子招股說明書（2021）中有關高速介面產品的行業背景描述。

以上資訊綜合反映了截至 2025 年 5 月的公開資料。由於 CDR 產業邊界模糊、統計口徑不一，部分數字採用估算或間接推導，已在上下文中註明其假設和侷限性。所有內容僅作產業知識梳理，不構成任何投資或選擇建議。