CEI

3 秒看懂

CEI（Common Electrical I/O）是一套由 OIF 主导的物理层接口标准族，定义芯片间、模块间“如何用电信号实现超高速数据传输”。它是 AI 算力集群、数据中心交换机内部互联的电气规则书，决定了单条物理通道能跑多快、传多远、误码率多低。

3 分钟产业解释

AI 训练集群中，数千块 GPU 需要以每秒数百 GB 的速度互相对传梯度与中间结果。这种超高速通信不能随意接线——信号在 PCB 铜箔上跑过几十厘米就会严重失真，不同厂商的芯片要互联也必须有统一的“电气接口语言”。

CEI 的产业角色正是定义这套语言的语法书。它由光互联论坛（OIF）组织推动，为芯片设计者、连接器厂商、PCB 材料商提供一套完整的电气规范，覆盖“芯片到芯片”“芯片到光模块/铜缆”“芯片到背板”三大场景。无论是英伟达的 GPU、博通的交换芯片、还是 Marvell 的 DPU，只要各自集成的 SerDes IP 声明遵从同一 CEI 规范（如 CEI‑112G‑LR），就能在物理层实现即插即用的高速互通，系统集成商不用再逐家定制互联方案。

在产业层面，CEI 的每一代升级都会引发连锁反应：IP 公司先发布新 SerDes IP → 芯片公司流片集成 → 连接器/PCB 厂同步推出匹配材料与组件 → 云厂商更新硬件基础设施。它是 AI 算力“高速公路”的电气设计蓝图，也是物理层带宽上限的最终决定因素。

技术原理

CEI 的技术内核是高速串行收发器（SerDes）的物理层电气规范。一个完整的 SerDes 链路可以抽象为三个组成部分：发送端（TX）、传输信道（Channel）、接收端（RX），CEI 为每一部分的电气行为设置了可测试的边界条件。

数据从芯片内部的多位并行总线出发，经过并串转换（Serializer）打包成高速串行比特流，再经数模转换（DAC）和线性驱动器输出到物理介质。对 112G 链路而言，多采用 PAM4 调制——用 4 个离散电平在一个符号周期内承载 2 比特信息，等效波特率仅为速率的一半（56 Gbaud），降低了对信道带宽的要求，但代价是信号摆幅被压缩，抗噪声能力天然比传统 NRZ 差约 9.5 dB。

信道（PCB 走线、连接器、背板、线缆）是信号劣化的主战场。高频分量衰减、阻抗不匹配引起的反射、相邻通道间的串扰都会闭合“眼图”、抬升误码率。CEI 为此规定了在奈奎斯特频率点（56 GHz）的最大插入损耗值、回波损耗底线以及近端/远端串扰容限。

接收端的任务是从严重劣化的波形中恢复数据和时钟。典型接收链路依次为：连续时间线性均衡器（CTLE） 对高频进行放大、补偿插损；判决反馈均衡器（DFE） 利用已判决符号消除码间干扰（ISI）；时钟数据恢复电路（CDR） 从接收信号中提取同步时钟并重新定时数据。这一整套混合信号电路的参数（CTLE 增益范围、DFE 抽头数、CDR 锁定带宽等）均需在设计上满足 CEI 规定的接收灵敏度与抖动容限。

由于 PAM4 本身误码率高于 NRZ，CEI‑112G 链路强制在逻辑层引入前向纠错（FEC），通常采用 RS(544,514) 码型，可将系统级误码率从 10⁻⁴～10⁻⁵ 降至 10⁻¹⁵ 以下，确保可靠交付。FEC 的引入同时带来了约 6% 的编码开销和固定的解码延时，因此 CEI 还在物理层对链路延迟和通道损耗做了与之匹配的约束。

关键参数

衡量 CEI 接口及实现其的 SerDes IP、芯片和系统，业内常用以下参数：

说明：功耗和面积效率高度依赖代工工艺（7 nm/5 nm/3 nm）和 IP 实现架构，具体数值以 IP 提供商在不同工艺节点的实测数据为准，上表仅供量级参考。

技术路线

CEI 标准不是单一的“一种接口”，而是一个按速率代际与应用距离分层的标准矩阵。OIF 为每一代速率定义多个子规格，用“可达距离”和“信道环境”加以区分，芯片设计者据此选择适合自身产品的 IP 规格。

主流代际与调制路线

注：“公开资料未见”统一代际切换年份的统计数字，以上时间窗口根据头部 IP/芯片公司产品公告推断。

三种经典“距离”路线拆解

• 长距（LR）：芯片到背板、线卡到线卡，传输距离可达数十厘米到 1 米，需耐受最高插入损耗（含两对连接器），对发送端驱动能力、接收端均衡深度要求最苛刻。
• 中距（MR）：芯片到面板连接器，典型应用为可插拔光模块（如 QSFP‑DD）或直连铜缆（DAC），损耗预算比 LR 宽松。
• 短距（VSR/SR/XSR）：芯片到芯片、芯片到封装内硅桥或基板，传输距离极短（<10 cm 至若干毫米），更加注重功耗与面积优化，功耗效率可达 5 pJ/bit 以下 [行业估算]。

下一代技术探索

面向 224 Gbps/lane，单纯依靠 PAM4 已经到了 CMOS 工艺的物理极限边缘。OIF 与 IEEE 正在评估多条路径：

• 高阶调制（PAM6/PAM8）：增加每符号比特数，但信噪比和线性度要求进一步恶化，FEC 开销可能攀升。
• DSP 增强：采用 ADC 全数字均衡 + 复杂 DSP 算法（类似相干光通信的简化版），以功耗换信道容忍度。
• 共封装光学（CPO）：将光学引擎贴近芯片封装，用极短电气链路规避长距离 PCB 损耗，电气侧只需满足 XSR 规格，有望成为未来“芯片到光学”接口的主流电气标准。

上游

CEI 产业链的上游是设计、仿真和制造 SerDes 所需的基础工具与资源。

• EDA 工具：高速 SerDes 设计依赖电磁仿真（三维全波）、版图寄生提取、统计眼图分析等专用工具，主要供应商为 Synopsys、Cadence、Siemens EDA（原 Mentor）。仿真精度直接影响首次流片的成功率。
• 半导体 IP：CEI 标准的物理实现高度依赖SerDes PHY IP。Synopsys、Cadence 是最大的独立 IP 供应商，二者合计占据高端 SerDes IP 许可市场的绝大部分份额（公开资料未见精确市占率）。Rambus 也曾参与部分市场但份额有限。这些 IP 提供了经硅验证的硬核（或可综合核），芯片公司在此基础上进行集成和定制。
• 代工工艺：112 Gbps 及以上的 PAM4 SerDes 必须使用先进制程（7 nm、5 nm、3 nm），以获得足够高的晶体管截止频率（fT/fmax），同时将功耗控制在可接受范围内。台积电（TSMC）、三星（Samsung）、英特尔（Intel Foundry）是主要代工来源。高速 SerDes 通常需要利用代工厂的特殊工艺选项（如高性能射频器件、MIM 电容等）。
• 封装与基板：倒装芯片（Flip‑Chip）封装是高速 SerDes 信号引出的必须方案，对封装基板的信号完整性设计（阻抗控制、串扰隔离）提出极高要求。先进封装（如 CoWoS、EMIB）进一步缩短芯片间电气互联距离，催生 CEI 中的 XSR 规格。

下游

CEI 标准的下游覆盖从芯片产品化到最终应用的完整链条。

• 芯片产品：
  • 交换芯片：博通（AVGO）、Marvell（MRVL）、英伟达（含 Mellanox）、思科是主要供应商。高端产品集成 256–512 个 112G SerDes 通道，总带宽可达 51.2 Tbps 以上，是数据中心 All‑to‑All 通信的核心。
  • GPU 与 AI 芯片：英伟达 Hopper/Blackwell 架构 GPU 通过 NVLink 实现多卡高速互联，NVLink 物理层基于 SerDes 技术并兼容 CEI 风格参数；NVSwitch 芯片则集成了大量 112G SerDes 通道用于多 GPU 间数据调度。
  • DPU/IPU：英伟达 BlueField、英特尔 IPU、Marvell OCTEON 等产品均使用 112G SerDes 连接主机与网络，是 AI 集群东西向流量的关键节点。
  • PHY/Retimer/Redriver 芯片：Astera Labs、谱瑞科技（Parade）、Montage Technology 等公司提供独立的高速重定时器和中继芯片，用于长距离背板或线缆场景下的信号恢复。
• 连接器与线缆组件：安费诺（Amphenol）、莫仕（Molex）、泰科电子（TE Connectivity）是高速连接器与铜缆组件的三大核心供应商。DAC（直连铜缆）、AEC（有源铜缆）、AOC（有源光缆）均需在其接口侧满足 CEI 电规范。800G OSFP/QSFP‑DD 光模块的金手指电气设计，亦参考 CEI 中距接口规范。
• 高频 PCB 板材：松下 Megtron 系列、Isola、生益科技等是低损耗板材的主要供应商，需提供在 56 GHz 下稳定可控的介电常数（Dk）与极低损耗因子（Df）。深南电路、沪电股份等 PCB 制造商负责将板材加工为可行产品。
• 系统集成商：超微电脑（SMCI）、英业达、广达、新华三等 ODM/OEM 将芯片、连接器、PCB 等集成为 GPU 服务器、AI 交换机整机。
• 最终用户：云计算厂商（AWS、Azure、Google Cloud、阿里云、字节跳动等）和大型 AI 实验室是 AI 算力基础设施的最大采购方，其网络架构选型（如选择 RoCE 还是 InfiniBand）直接塑造了对特定 CEI 规格接口的需求量。

受益公司

以下公司处于 CEI 产业价值链的关键节点，业绩与 CEI 代际升级周期高度相关。注：仅陈述产业关联，不构成任何买入或卖出建议。

市场规模

• 数据中心交换芯片：根据 Broadcom 在 2023 年投资者日的披露，其网络业务（以交换芯片和 PHY 为主）2023 财年收入超过 120 亿美元，其中 AI 相关网络收入约占 15%–20% 并处于高速增长阶段。Marvell 2024 财年数据中心相关收入约 22 亿美元（公司年报）。第三方机构如 LightCounting 估算，2023 年全球数据中心以太网交换机芯片市场规模约 70–90 亿美元（含企业网与云），其中高端 AI 集群用交换芯片占比快速提升。当前时点（2025 年初），公开资料未见精确到 CEI‑112G 单一品类芯片的独立市场报告。
• SerDes IP 市场：根据 IPnest 2023 年报告，全球半导体 IP 市场约为 80 亿美元，其中物理 IP（含 SerDes）占比约 18%，即约 14–15 亿美元，年增速约 15%–20%，SerDes IP 是主要增长驱动力。该数据为整个物理 IP 大类口径，未拆出纯 CEI 相关 SerDes IP。
• 高速连接器与线缆：根据 Bishop & Associates 数据，2023 年全球高速 I/O 连接器市场约 25–30 亿美元（工厂出货口径），其中数据中心和电信是大头。800G 光模块/铜缆对应的 112G 电接口连接器正进入放量期，但具体份额数字未见公开统计。
• AI 互联整体网络基础设施：Dell’Oro Group 测算，2024 年全球 AI 后端网络（Back‑end Network）交换设备市场规模约 250–300 亿美元（厂商收入口径），包含 InfiniBand 和高性能以太网，这部分交换设备全部基于 112G SerDes 端口的交换芯片构建。

整体而言，CEI 本身不是可单独统计的市场，但其直接推动的交换芯片、PHY 芯片、SerDes IP 与高速连接器增量市场，合计规模在百亿美元级别并随 AI 算力增长持续扩张。

玩家对比

交换芯片：博通 vs. Marvell

• 博通：Tomahawk 5（51.2 Tbps，512x100G）为业界首家量产的 5 nm 112G 交换芯片，2022 年送样，2023 年上量；Jericho3‑AI（DDC 架构）针对 AI 集群大带宽调度优化。博通的封闭生态与芯片+PHY+软件全栈整合是其护城河。
• Marvell：Teralynx 10（51.2 Tbps）于 2023 年推出，基于 5 nm 工艺，主打可编程性和低功耗，走开放式路线，支持 OCP 等标准。Marvell 在 DPU 和 PHY 芯片方面亦有全线配套能力。
• 综合比较：博通在客户覆盖广度和产品成熟度上领先，Marvell 凭借产品性能和开放策略加速追赶。英伟达 Spectrum‑X 以太网平台则与自家 GPU 生态强绑定，形成第三条路径。

SerDes IP：Synopsys vs. Cadence

• 两家均在 2021–2022 年发布 112G PAM4 SerDes IP（5 nm），并在 2023–2024 年推出基于 3 nm 的 224G 预研方案。
• Synopsys 的优势在于其 SerDes IP 与 EDA 工具链（VCS、Custom Compiler）的协同验证生态；Cadence 则强在模拟/混合信号设计全流程覆盖。两者在高端制程节点的 SerDes IP 市场合计占据绝大多数份额。Rambus 在 PAM4 SerDes 上也具有早期积累，但市场份额远低于两家 EDA+IP 巨头。

连接器：安费诺 vs. 莫仕 vs. 泰科

• 三家公司均具备 112G PAM4 连接器产品线，并积极布局 224G 预研样品。安费诺在超大规模客户和 GPU 系统背板连接器市场占据明显优势（据公司 2023 年投资者日定性描述），莫仕和泰科在光模块连接器、线缆组件等领域各有侧重。份额数据未公开。

风险

投资于 CEI 相关产业链需关注以下不确定性：

1. 标准演进与碎片化风险：OIF 的 CEI 标准与 IEEE 802.3 以太网标准、PCI‑SIG 的 PCIe 标准等虽然相互借鉴，但存在规格差异，需 IP 供应商做多标准适配。若标准不能快速收敛，可能分散研发资源，延缓产品落地。
2. 224G 技术路线不确定性：当前 224G PAM4 方案面临巨大功耗和信道损耗压力，如果 PAM6/PAM8 或相干 Lite 方案成为主流，现有 PAM4 架构的 IP 和芯片可能面临重新设计的风险，影响部分公司的技术路径押注。
3. 先进制程依赖与产能瓶颈：112G/224G SerDes 高度依赖台积电 5 nm/3 nm 代工产能。一旦先进制程产能紧张，所有相关芯片产品均会受限，放大供应链单点风险。
4. 下游客户集中度：云厂商（北美 Top 4 + 中国头部）是 AI 网络设备的主要买家。采购节奏受宏观环境和资本开支计划影响较大，可能导致需求的阶段性波动。
5. 部分领域公开数据不足：CEI 相关芯片、IP 和连接器的精确市占率、各子规格的出货量等数据，多数由供应商以商业机密为由不公开披露，导致第三方研究机构难以提供完整精确的定量分析，投资者可能面临信息不对称风险。

误读纠偏

误读 1：“CEI 就是 112G 接口。” 纠偏：112G 只是 CEI 当前主流的代际之一。CEI 标准族同时涵盖 28G、56G、112G 以及制定中的 224G，且每一代都按传输距离（LR/MR/SR/XSR）细分。产业语境中“支持 CEI”通常指支持对应代际某个子规格，而非整个标准族。

误读 2：“CEI 只规定芯片与模块之间的电信号，不管 PCB 和连接器。” 纠偏：CEI 通过定义发送端眼图模板、接收端抖动容限和信道插入损耗预算，实质性地约束了 PCB 材料选择、走线规则、连接器性能等整个物理链路的参数。连接器厂商和 PCB 厂必须参考这些参数进行产品设计，否则系统级链路预算无法闭合。

误读 3：“支持 CEI 就等于支持以太网。” 纠偏：CEI 是物理层电气规范，其上层可以承载多种协议：以太网、InfiniBand、PCIe（尤其是 OIF 与 PCI‑SIG 的合作）、专有互联（如英伟达 NVLink）等。CEI 规定“电信号怎么送”，并不规定“报文怎么封装”。

误读 4：“224G 一定是 PAM4 演进。” 纠偏：224G 当前多数预研方案以 PAM4 为起点，但行业对高阶调制（PAM6/PAM8）、全 DSP 均衡甚至相干 Lite 方案持开放态度。OIF 相关项目仍处早期阶段，最终调制与编码方式的确定需要综合考虑可实现的功耗、成本和信道环境，尚未形成最终结论。

最新事件

截至 2025 年初，围绕 CEI‑112G 规模商用与 CEI‑224G 标准预研的关键动态包括：

• OIF CEI‑224G 项目进展：OIF 在 2023–2024 年持续推进 CEI‑224G 框架定义，已发布初步插损预算模型和信道参数目标，多家公司提交了基于 3 nm 的 SerDes 测试芯片结果。2024 年 OIF 季度会议公开资料显示，224G‑MR/LR/XSR 等多个子规格的基线文本正在编写，目标在 2025–2026 年完成关键规范制定。
• 博通 Tomahawk 6 路线图：博通在 2024 年投资者日透露，Tomahawk 6 交换芯片将基于 224G SerDes，预期总带宽翻倍至 102.4 Tbps，制程节点转向 3 nm。时间表未具体披露，产业分析机构如 The Next Platform 认为产品送样可能在 2025–2026 年。
• 英伟达 NVLink 演进：英伟达 Blackwell 平台（2024 年发布）已在 GPU 芯片间链路引入更高带宽互联，并继续依赖先进 SerDes 技术。英伟达对外展示的 NVSwitch 芯片集成了大量 112G SerDes，未来代际或直接迁移至 224G。公司未披露具体 CEI 合规声明，但其物理层设计与 CEI 框架高度一致。
• Astera Labs 112G Retimer 上量：Astera Labs（ALAB）2024 年年报显示，其 Aries 系列 PCIe 5.0/CXL 与 Taurus 系列以太网 100G–800G Retimer 芯片在 AI 服务器和交换机项目中广泛采用，对应物理层均为 112G PAM4 电接口，反映 CEI‑112G 外设侧的快速渗透。
• 800G/1.6T 光模块电接口标准化：IEEE 802.3df 对 800G、802.3dj 对 1.6T 以太网的物理层定义了通道速率和电气要求，这些要求与 OIF CEI‑112G 在参数上高度对齐，推动中距电接口加速落地。
• 中国国产替代关注度提升：国内部分企业如华为海思、紫光展锐（未上市）、裕太微等正在加大高速 SerDes IP 和交换芯片自主研发力度。华为海思的 HiSilicon 交换芯片已在 2023 年批量支持 112G SerDes，但公开资料未见其对 CEI 标准合规的具体声明。

跟踪指标

关注 CEI 及相关产业链，可定期追踪以下先行性与同步性指标：

1. OIF 标准里程碑：OIF 官网及季度会议纪要，关注 CEI‑224G 草案的发布日期、关键参数冻结时间点，这是上游 IP 和芯片研发投入的先行信号。
2. 头部芯片公司量产节奏：博通、Marvell、英伟达、英特尔的季度财报与产品公告中提到的“112G SerDes 芯片出货量”“224G 送样进度”，以及“AI 相关网络收入增速”，是需求兑现的直接证据。口径：公司财报数据中心网络/AI 网络分段收入，频次：季度。
3. 云厂商资本开支：微软、亚马逊、谷歌、Meta、阿里、字节的资本开支计划及“网络基础设施”占比，口径：公司财报 CapEx guidance，频次：季度/年度。AI/GPU 相关资本开支的同比增速具有较强前瞻性。
4. 高速 PCB 与连接器订单：安费诺季度营收与“高速互联产品”增速；生益科技、深南电路的“高频覆铜板/PCB 产能利用率”变化。口径：公司财报、券商供应链调研，频次：季度/月度。
5. OEM/ODM 出货量：超微电脑、英业达、广达的 AI 服务器/高速交换机出货数据，可间接反映下游系统级对 CEI 标准相关组件的消耗量。口径：公司月度营收公告及法说会指引。
6. SerDes IP 许可更新：Synopsys、Cadence 季报中“IP 与系统集成”业务收入及新签许可项目数量，领先芯片流片 1–2 个季度。
7. 光模块标准化进展：IEEE 802.3df/dj 的最终定稿与 OIF CEI 的互参更新，反映 800G/1.6T 光电接口的电侧标准稳定性。

信源

• 标准机构：OIF Technical Work – Common Electrical I/O (CEI) 页面（https://www.oiforum.com/technical-work/hot-topics/common-electrical-io-cei/），是标准框架与路线图的一手来源。
• IP 供应商白皮书：Synopsys “DesignWare 112G/224G SerDes PHY”、Cadence “112G PAM4 SerDes IP” 等产品页面与技术白皮书，提供典型关键参数与工艺节点信息。
• 芯片公司投资者关系：博通（AVGO）、Marvell（MRVL）、英伟达（NVDA）年度/季度财报、10‑K/10‑Q 及投资者日演示，提供营收规模、产品节点与市况定性描述。
• 连接器与组件公司财报：安费诺（APH）、泰科电子（TEL）年报，提供高速互联业务增长定性描述。
• 市场研究：IPnest（Design IP Report，年度），LightCounting（Data Center Ethernet Switch Chipset Forecast），Dell’Oro Group（AI Networks & Data Center Switch Report），Bishop & Associates（High-Speed I/O Connector Market），以上报告为付费产品，公开摘要通常可见部分总量数据。
• 技术会议论文：IEEE ISSCC、VLSI Symposium 各年度关于 PAM4 SerDes 的论文，反映学界与业界前沿电路实现水平，可辅助判断技术参数的量级范围。
• 科技媒体：The Next Platform、Semianalysis（订阅制）、ServeTheHome 对数据中心芯片和 AI 网络架构的深度分析，可用于交叉验证厂商声明。